Access latency, dynamic per-access

Access latency, dynamic per-access energy, leakage power, and area for L1 data and L2
cache at a 32nm technology node obtained by CACTI 6.5 and power consumption of 2Gb x8 and x4
DDR3 SDRAM chip. The two numbers in parentheses indicate overheads due to CWV for x8 and x4
DRAM chip configurations, respectively

ผลลัพธ์ (ไทย) 1:

ความล่าช้าในการเข้าถึงพลังงานต่อการเข้าถึงแบบไดนามิกพลังงานรั่วไหลและพื้นที่สำหรับข้อมูล l1 และแคช L2
ที่โหนดเทคโนโลยี 32nm ได้โดย cacti 6.5 และการใช้พลังงานของ 2gb x8 และ x4
ชิป DDR3 SDRAM สองตัวเลขในวงเล็บหมายถึงค่าโสหุ้ยเนื่องจาก CWV สำหรับ x8 และ x4
DRAM การกำหนดค่าชิปตามลำดับ

ผลลัพธ์ (ไทย) 2:

เข้าแฝง ไดนามิกต่อเข้าพลังงาน ไฟฟ้ารั่ว และพื้นที่สำหรับข้อมูล L1 และ L2
แคที่โหนเทคโนโลยี 32nm รับแคคตัส 6.5 และพลังงานของ 2 กิกะไบต์ x 8 x 4
ชิป DDR3 SDRAM หมายเลข 2 ในวงเล็บแสดงค่าโสหุ้ยเนื่องจาก CWV x 8 และ x 4
DRAM ชิค่า ตามลำดับ

ผลลัพธ์ (ไทย) 3:

การเข้าใช้งานการหน่วงเวลา,ไดนามิคต่อ - การเชื่อมต่อพลังงาน,การรั่วซึมของพลังงานและพื้นที่สำหรับ L 1 และข้อมูล
แคช L 2 ที่ 32 nm เทคโนโลยีโหนดได้รับตามแบบ Cacti 6.5 และการใช้พลังงานของ 2 GB x 8 และ x 4
DDR 3 SDRAM ชิป. สองหมายเลขที่อยู่ในวงเล็บระบุถ่ายเอกสารเนื่องจาก cwv สำหรับการตั้งค่าชิป x 8 และ x 4
DRAM ตามลำดับ