Fig. 8-17 4-bit bistable latch. (a)

Fig. 8-17 4-bit bistable latch. (a) Pinout. (b) Logic diagram (each latch).

or clocked RS and D flip-flop in Sec. 8-2 might be considered semitransparent. That is, the output Q will change state immediately provided that the EN input is high. If any of these flip-flops are used in a synchronous system, care must be taken to ensure that all flip-flop input change state is synchronism with the clock. One way of resolving the problem for gated flip-flops is to allow changes in R, S, and D input levels only when EN is low (or require fixed levels at R, S, and D any time EN is high). At the very least, these are highly inconvenient restrictions, and at the worst they may in fact be impossible to realize. From the previous chapter, we know that virtually all digital systems operate in a synchronous mode. Thus the edge-triggered flip-flop was developed to overcome these rather severe restrictions.
POSITIVE-EDGE-TRIGGERED RS FLIP-FLOPS
In Fig. 8-18a, the clock (C) is applied to a positive pulse-forming circuit (discussed in Sec. 7-1). The PTs developed are then applied to a gated RS flip-flop. The result is a positive-edge-triggered RS flip-flop, with the IEEE symbol given in Fig. 8-18b. The small triangle inside the symbol (dynamic input indicator) indicates that Q can change state only with PTs of the clock (C). Each PT of the clock in Fig. 8-18c produces a very narrow PT that is applied to the AND gates. The AND gates are active only while the PT is high (perhaps 25 ns), and thus Q can change state only during this short time period. In this manner Q changes state in synchronism with the PTs of the clock.
This flip-flop is easy to use in any synchronous system! Another way of expressing its behavior is to say the flip-flop is transparent only during PTs; it is not transparent for the remainder of the time. In other words, S and R inputs affect Q only while the positive pulse is high, and they need to be static only during this very short time.

ผลลัพธ์ (ไทย) 1:

Fig. 8-17 4 บิต bistable สลัก (ก) Pinout (ข) ลอจิกไดอะแกรม (สลักแต่ละ) หรืออาจจะเป็นฟลิปฟล็อป RS และ D ในรอบ 8-2 เวอร์คล็อกกึ่งโปร่งใส คือ เอาท์พุท Q จะเปลี่ยนสถานะทันทีได้น้ำมีสูง ถ้าใด ๆ ของเหล่านี้รองเท้าแตะสำหรับใช้ในระบบซิงโครนัส ต้องมาดูแลเพื่อให้แน่ใจว่าสถานะการเปลี่ยนแปลงเข้าเครื่องทั้งหมด synchronism กับนาฬิกา วิธีหนึ่งของการแก้ไขปัญหาสำหรับรองเท้าแตะสำหรับรั้วคือการ อนุญาตให้เปลี่ยนแปลงระดับสัญญาณ R, S และ D เท่านั้นเมื่อน้ำต่ำ (หรือต้องตลอดเวลาน้ำจะสูงในระดับคง ที่ R, S, D) น้อยมาก มีข้อจำกัดสูงไม่สะดวก และที่ร้าย ที่ในความเป็นจริงอาจไม่ตระหนัก จากบทก่อนหน้านี้ เรารู้ว่า ระบบดิจิตอลแทบทุกงานในโหมดแบบซิงโครนัส ฟลิปฟล็อปทริกเกอร์ขอบจึง ถูกพัฒนาขึ้นเพื่อเอาชนะข้อจำกัดเหล่านี้ค่อนข้างรุนแรงรองเท้าแตะสำหรับ RS บวกขอบทริกเกอร์ ใน Fig. 8-18a นาฬิกา (C) จะใช้กับวงจรบวกขึ้นชีพจร (กล่าวถึงในรอบ 7 - 1) คะแนนที่ได้รับการพัฒนาแล้วใช้กับฟลิปฟล็อป RS ที่รั้ว ผลจะเป็นบวกขอบทริกเกอร์อาร์เอสฟลิปฟล็อป สัญลักษณ์ IEEE กำหนดใน Fig. 8-18b สามเหลี่ยมขนาดเล็กภายในสัญลักษณ์ (ตัวบ่งชี้สำหรับการป้อนค่าแบบไดนามิก) บ่งชี้ว่า คิวสามารถเปลี่ยนสถานะ ด้วยคะแนนของนาฬิกา (C) แต่ละขั้นของนาฬิกาใน Fig. 8-18 c ผลิต PT แคบมากที่ใช้กับประตูและ ประตูและมีการใช้งานเท่านั้นขณะ PT สูง (บางที 25 ns), และดังนั้น Q สามารถเปลี่ยนสถานะเท่านั้นในระหว่างช่วงเวลาสั้น ๆ นี้ ในลักษณะนี้ Q เปลี่ยนสถานะใน synchronism กับคะแนนที่ของนาฬิกา เครื่องนี้ใช้งานง่ายในระบบซิงโครนัสใด ๆ อีกวิธีหนึ่งของการทำงานของจะบอกว่า เครื่องจะโปร่งใสเฉพาะในช่วงคะแนน ไม่โปร่งใสส่วนที่เหลือของเวลา ในคำอื่น ๆ อินพุต S และ R ผล Q เท่านั้นในขณะที่พัลส์บวกสูง และพวกเขาจำเป็นต้องคงเฉพาะช่วงเวลาสั้น ๆ นี้

ผลลัพธ์ (ไทย) 2:

มะเดื่อ. 08-17 เมษายนบิตสลัก bistable (ก) Pinout (ข) แผนภาพลอจิก (แต่ละสลัก). หรืออาร์เอสและโอเวอร์คล็อก D พลิกล้มเหลวในวินาที 8-2 อาจได้รับการพิจารณากึ่งโปร่งใส นั่นคือ Q ออกจะเปลี่ยนสถานะให้ทันทีว่าการป้อนข้อมูล EN สูง ถ้ามีของเหล่า flip-flop ถูกนำมาใช้ในระบบซิงโคร, การดูแลจะต้องดำเนินการเพื่อให้แน่ใจว่าการเปลี่ยนแปลงการป้อนข้อมูลของรัฐพลิกล้มเหลวเป็น synchronism กับนาฬิกา วิธีหนึ่งในการแก้ไขปัญหาในการ flip-flop รั้วรอบขอบชิดเพื่อให้การเปลี่ยนแปลงใน R, S, D และระดับการป้อนข้อมูลเฉพาะเมื่อ EN อยู่ในระดับต่ำ (หรือต้องได้รับการแก้ไขในระดับที่ R, S, D และเวลาใด ๆ EN สูง) อย่างน้อยที่สุดเหล่านี้เป็นข้อ จำกัด อย่างมากไม่สะดวกและที่เลวร้ายที่สุดที่พวกเขาอาจในความเป็นจริงเป็นไปไม่ได้ที่จะตระหนักถึง จากบทที่แล้วเรารู้ว่าแทบระบบดิจิตอลทั้งหมดทำงานในโหมดซิงโคร ดังนั้นขอบเรียกพลิกล้มเหลวได้รับการพัฒนาที่จะเอาชนะข้อ จำกัด ค่อนข้างรุนแรงเหล่านี้. บวก-EDGE เรียกอาร์เอส flip-flop ในรูป 8-18a นาฬิกา (C) ถูกนำไปใช้วงจรพัลส์บวกขึ้นรูป (กล่าวถึงใน Sec. 7-1) PTs พัฒนาจะนำไปใช้แล้วไปที่อาร์เอสรั้วรอบขอบชิดพลิกล้มเหลว ผลที่ได้คืออาร์เอสบวกขอบเรียกพลิกล้มเหลวที่มีสัญลักษณ์ที่กำหนดไว้ในมาตรฐาน IEEE รูป 8-18b สามเหลี่ยมขนาดเล็กภายในสัญลักษณ์ (ตัวแสดงการป้อนข้อมูลแบบไดนามิก) ระบุว่า Q สามารถเปลี่ยนสถานะเฉพาะกับ PTs ของนาฬิกา (C) PT ของนาฬิกาในรูปแต่ละคน 8-18c ผลิต PT แคบมากที่ถูกนำไปใช้และประตู และมีการใช้งานประตูเท่านั้นในขณะที่ PT สูง (อาจจะ 25 NS) และทำให้ Q สามารถเปลี่ยนสถานะเฉพาะในช่วงระยะเวลาสั้น ๆ นี้ ในลักษณะนี้ Q เปลี่ยนแปลงของรัฐใน synchronism กับ PTs ของนาฬิกา. นี้พลิกความล้มเหลวเป็นเรื่องง่ายที่จะใช้ในระบบการซิงโครใด ๆ ! วิธีการแสดงพฤติกรรมของมันก็คือการบอกว่าพลิกความล้มเหลวมีความโปร่งใสเฉพาะในช่วง PTs; มันเป็นไปไม่โปร่งใสสำหรับส่วนที่เหลือของเวลา ในคำอื่น ๆ , S และปัจจัยการผลิตที่มีผลกระทบต่อ Q R เท่านั้นในขณะที่การเต้นของชีพจรบวกสูงและพวกเขาจะต้องคงเฉพาะในช่วงเวลาที่สั้นมากนี้

ผลลัพธ์ (ไทย) 3:

รูปที่ 8-17 4-bit ระบบขาวดำสลัก ( ก ) ขั้วต่อ . ( ข ) ลอจิกไดอะแกรม ( แต่ละกลอน )

หรือโอเวอร์คล็อก rs และดีฟลิปฟล็อปวินาที . 8-2 อาจถือว่ากึ่งโปร่งใส . นั่นคือ ออกคิวจะเปลี่ยนสถานะทันทีโดยที่ en เข้าสูง ถ้าใด ๆของ flops พลิกเหล่านี้จะใช้ในระบบซิงโครนัสการดูแลจะต้องถ่ายเพื่อให้แน่ใจว่าข้อมูลทั้งหมดเปลี่ยนสถานะเป็นฟลิปฟล็อปตรงกับนาฬิกา วิธีหนึ่งในการแก้ไขปัญหาสำหรับผมพลิกคือให้เปลี่ยน R , S และ D ใส่ระดับเพียงเมื่อ EN ต่ำ ( หรือต้องแก้ไขระดับ R , S และ D เวลาใด ๆและสูง ) อย่างน้อยที่สุด เหล่านี้จะสูงไม่สะดวกจำกัดและที่แย่ที่สุดที่พวกเขาอาจจะในความเป็นจริงเป็นไปไม่ได้ที่จะตระหนักถึง จากบทก่อน เราทราบว่า แทบทุกดิจิตอลระบบใช้งานในโหมดซิงโคร ดังนั้นขอบทำให้ฟลิปฟล็อปถูกพัฒนาขึ้นเพื่อเอาชนะข้อ จำกัด เหล่านี้ค่อนข้างรุนแรง positive-edge-triggered RS รองเท้าแตะในรูป

8-18a , นาฬิกา ( C ) จะใช้เป็นวงจรพัลส์บวก ( กล่าวถึงในวินาที 7-1 )มาประยุกต์ใช้เพื่อพัฒนา PTs gated อาร์เอสฟลิปฟล็อป . ผลที่ได้คือขอบบวกเรียกอาร์เอสฟลิปฟล็อปกับ IEEE สัญลักษณ์ให้ในรูปที่ 8-18b ขนาดเล็กอยู่ภายในสัญลักษณ์สามเหลี่ยม ( ตัวบ่งชี้การป้อนข้อมูลแบบไดนามิก ) บ่งชี้ว่า คิว สามารถเปลี่ยนกับ PTS รัฐเดียวของนาฬิกา ( C ) แต่ละจุดของนาฬิกาในรูปที่ 8-18c ผลิต PT ที่แคบมาก ที่ใช้กับ และประตูและประตูจะใช้งานเท่านั้นขณะที่ PT สูง ( บางที 25 ns ) และ Q สามารถเปลี่ยนสถานะเท่านั้นในช่วงเวลาสั้นๆที่ช่วงเวลานี้ ในลักษณะนี้การเปลี่ยนแปลงในตรงรัฐ Q กับ PTS ของนาฬิกา .
ฟลิปฟล็อปนี้เป็นเรื่องง่ายที่จะใช้ในระบบซิงโคร ! อีกวิธีหนึ่งของการแสดงพฤติกรรมของมันคือว่าฟลิปฟล็อปมีความโปร่งใสใน PTS ;มันไม่โปร่งใสสำหรับส่วนที่เหลือของเวลา ในคำอื่น ๆ , S และ R อินพุตมีผลต่อ Q เท่านั้นขณะที่พัลส์บวกสูง และพวกเขาต้องการจะคงที่ในเวลาที่สั้นมาก นี้