ON GRAPH REPRESENTATION OF INCOMPLE

ON GRAPH REPRESENTATION OF INCOMPLETE VLSl CIRCUITS
Yehuda Shiran
SILVAR-LISCO
1080 Marsh Road, Menlo Park, CA 94025
ABSTRACT
Most verification tools expect a complete graph representation
of the circuit. This paper shows a way !o represent an incomplete
circuit as a complete graph. Designers can now verify intermediate
circuits in which some function blocks are not yet realized. The
new method can also be used in a hierarchical verification.
INTRODUCTION
Most verification systems work in a bottom-up manner [3] - the leaf
cells are the first to be checked and therefore must be realized in
details. Some verification tools are even more restrictive; they
work only on the bottom level where the circuit description is flat,
and every feature is realized to the last detail. In general, though,
circuit design is performed in a top-down manner. In such a
process, designers have intermediate circuits in which some
function blocks are realized in basic circuit elements (transistors,
resistors, etc.) while other function blocks are not yet realized
("black boxes"). It is desirable for designers to verify the
correctness of intermediate circuits, since the sooner design errors
are found the easier it is to correct them. Many verification systems
use a graph representation of circuits and usually expect the graph
to be complete. The current paper addresses the problem of how
to build a complete graph representation of the incomplete circuit
so verification systems can still check the incomplete design.
To date, only functional correctness of incomplete circuits has
been addressed [3], and graph representation was not used in this
particular system. Layout verification of incomplete circuits has not
been attempted and so the problem of graph representation of
incomplete circuits has not been presented before.
This paper shows that incomplete circuits can be represented by
a complete graph and the details of the method are given. Graph
representation of incomplete circuits allows verification of chips
even before they are fully realized in silicon. It is of great help in a
top-down design environment where the designer needs to verify
the intermediate design. It is also a powerful tool by which the
designer can shorten the verification time of the chip by a bottomup
verification technique. Suppose the verification is implemented
designer first verifies each functional block separately and then he
verifies only the interconnections between the blocks without ever
referring back to the contents of the block. This approach will
almost always save CPU time.
ISCAS'88
1209
GRAPH REPRESENTATION
Figure 1 shows three views of a single circuit. View (a)
represents the floor plan of the chip. It shows three pads (A, B, and
C), three inverters, and one NAND gate. View (b) shows the
NMOS implementation of the chip in terms of basic elements such
as transistors and resistors (only transistors in this particular case).
View (c) shows the graph representation of the circuit. Each net in
the circuit is represented by a node on the graph. Each basic
element is modelled by an arc, which has the attributes of the
device that it represents. One important attribute is the type of the
basic element. Resistors have a different type than diodes or
capacitors etc. Since verification systems use not only the
topology but also these attributes, graph representation is defined
to include both the topology of the circuit and the attributes of the
arcs (devices). Two graphs may have the same topology but still
represent different circuits if the attributes of the arcs do not match.
The graph representation of incomplete circuits is based on
block and pin substitutions.
Block Substitution is implemented by modelling every block as
a node on the graph. The attributes associated with the node carry
the information that this node represents a functional block and not
a net of the original circuit.
Pin Substitution is implemented by replacing every pin with an
arc between the node representing the block and the node
representing the net connected to the pin. This arc may be
considered as representing a resistor between the pseudonet
representing the block and the net connected to the pin. Each
such resistor has a different type which is a combination of the
block type and the pin type. If all the pins of the block are distinct
from each other, they will have different pin types. If two or more
pins are permutable, they will have the same type. The resistor
type is calculated by the following formula:
where K is some constant greater than the largest block type. An
example is shown in Figure 2. The block type is 30 and K is 1000
(no more than 1000 different block types). Pins B and C are
permutable and therefore have the same pin type of 3. The pin
type of A is 1 and the pin type of D is 2. The resistor types
calculated by the above formula are shown in Figure 2b. The
resistors representing the permutable pins have the same types as
expected.
ResistorType = BlockType x K + PinType
CH2458-8/

ผลลัพธ์ (ไทย) 1:

ในการแสดงกราฟของวงจรที่ไม่สมบูรณ์ vlsl

ฮุดะ Shiran silvar-Lisco
1080 ถนนบึงสวน MENLO, ca 94025

นามธรรมเครื่องมือในการตรวจสอบส่วนใหญ่คาดหวังกราฟแสดง
สมบูรณ์ของว​​งจร บทความนี้แสดงให้เห็นถึงวิธี! o เป็นตัวแทนของวงจรที่ไม่สมบูรณ์
เป็นกราฟที่สมบูรณ์ ตอนนี้นักออกแบบสามารถตรวจสอบวงจรกลาง
ซึ่งในบางส่วนบล็อกฟังก์ชั่นที่ไม่ได้ตระหนักถึงยัง
วิธีการใหม่นี้ยังสามารถใช้ในการตรวจสอบลำดับชั้น

การแนะนำระบบการตรวจสอบส่วนใหญ่จะทำงานในลักษณะล่างขึ้น [3] -. ใบ
เซลล์เป็นครั้งแรกที่จะมีการตรวจสอบและดังนั้นจึงต้องตระหนักใน
รายละเอียด เครื่องมือในการตรวจสอบบางคนจะได้ จำกัด มากขึ้นพวกเขา
ทำงานเฉพาะในระดับล่างที่คำอธิบายวงจรจะแบน
และคุณลักษณะที่ทุกคนจะตระหนักถึงรายละเอียดล่าสุดโดยทั่วไปแม้ว่า
การออกแบบวงจรจะดำเนินการในลักษณะจากบนลงล่าง ใน
กระบวนการออกแบบมีวงจรกลางซึ่งในบางส่วน
บล็อกฟังก์ชั่นจะตระหนักในองค์ประกอบวงจรพื้นฐาน (ทรานซิสเตอร์
ต้านทาน ฯลฯ ) ในขณะที่ฟังก์ชั่นบล็อกอื่น ๆ จะไม่ได้ตระหนักถึงยัง
("กล่องดำ") เป็นที่น่าพอใจสำหรับนักออกแบบในการตรวจสอบความถูกต้อง
ของวงจรกลางตั้งแต่เร็วข้อผิดพลาดในการออกแบบ
จะพบได้ง่ายขึ้นก็คือการแก้ไขให้ถูกต้อง ระบบการตรวจสอบหลาย
ใช้แสดงกราฟของวงจรและมักจะคาดหวังกราฟ
จะเสร็จสมบูรณ์ กระดาษปัจจุบันที่อยู่ปัญหาของวิธี
ที่จะสร้างการแสดงกราฟที่สมบูรณ์ของว​​งจรที่ไม่สมบูรณ์
ดังนั้นระบบการตรวจสอบยังสามารถตรวจสอบการออกแบบที่ไม่สมบูรณ์.
วันที่เพียง แต่ความถูกต้องในการทำงานของวงจรที่ไม่สมบูรณ์ได้รับการแก้ไข
[3] และการแสดงกราฟไม่ได้ถูกนำมาใช้ในเรื่องนี้โดยเฉพาะอย่างยิ่งระบบ
การตรวจสอบรูปแบบของวงจรที่ไม่สมบูรณ์ยังไม่ได้รับการพยายาม
และดังนั้นปัญหาของการแสดงกราฟของวงจรที่ไม่สมบูรณ์
ยังไม่ได้ถูกนำเสนอก่อน.
บทความนี้แสดงให้เห็นว่าวงจรไม่สมบูรณ์สามารถแสดงโดย
กราฟสมบูรณ์และรายละเอียดของวิธีการที่จะได้รับ กราฟ
ตัวแทนของวงจรที่ไม่สมบูรณ์จะช่วยให้การตรวจสอบของชิป
แม้กระทั่งก่อนที่พวกเขาจะรู้อย่างเต็มที่ในซิลิกอน มันเป็นความช่วยเหลือที่ดีใน
จากบนลงล่างสภาพแวดล้อมการออกแบบที่ออกแบบต้องตรวจสอบ
ออกแบบกลาง ก็ยังเป็นเครื่องมือที่มีประสิทธิภาพโดยที่
นักออกแบบสามารถลดระยะเวลาในการตรวจสอบของชิปด้วยเทคนิค bottomup
การตรวจสอบ คิดว่าการตรวจสอบจะดำเนินการออกแบบ
แรกตรวจสอบแต่ละบล็อกการทำงานที่แยกจากกันและหลังจากนั้นเขา
ตรวจสอบเพียงเชื่อมต่อระหว่างบล็อกโดยไม่เคย
หมายกลับไปที่เนื้อหาของบล็อก วิธีการนี​​้
เกือบตลอดเวลาจะช่วยประหยัดเวลาซีพียู.

iscas'88 1209

แสดงกราฟรูปที่ 1 แสดงให้เห็นถึงสามมุมมองของวงจรเดียว มุมมอง ()
แสดงให้เห็นถึงแผนชั้นของชิป มันแสดงให้เห็นสามแผ่น (a, b และ
c) สามอินเวอร์เตอร์และประตู NAND หนึ่ง มุมมอง (ข) แสดงให้เห็นถึงการดำเนินงาน nmos
ของชิปในแง่ขององค์ประกอบขั้นพื้นฐานเช่น
เป็นทรานซิสเตอร์และตัวต้านทาน (ทรานซิสเตอร์เพียง แต่ในกรณีนี้โดยเฉพาะ).
มุมมอง (ค) แสดงให้เห็นถึงการแสดงกราฟของวงจร สุทธิในแต่ละ
วงจรเป็นตัวแทนจากโหนดในกราฟ แต่ละองค์ประกอบพื้นฐาน
เป็นรูปแบบโดยส่วนโค้งซึ่งมีคุณลักษณะของ
อุปกรณ์ที่มันหมายถึง คุณลักษณะที่สำคัญอย่างหนึ่งคือประเภทของ
องค์ประกอบพื้นฐาน ตัวต้านทานมีชนิดที่แตกต่างจากไดโอดหรือ
ตัวเก็บประจุ ฯลฯ ตั้งแต่ระบบการตรวจสอบการใช้งานไม่เพียง แต่โครงสร้าง
แต่ยังแอตทริบิวต์เหล่านี้เป็นตัวแทนของกราฟที่กำหนดไว้
รวมทั้งโครงสร้างของวงจรและคุณลักษณะของ
โค้ง (อุปกรณ์) สองกราฟอาจจะมีโครงสร้างเดียวกัน แต่ยังคง
แสดงวงจรแตกต่างกันถ้าลักษณะของโค้งไม่ตรงกับ.
แสดงกราฟของวงจรที่ไม่สมบูรณ์จะขึ้นอยู่กับ
บล็อกและขาแทน.
บล็อกทดแทนจะดำเนินการโดยการสร้างแบบจำลองทุกบล็อกเป็น
โหนดในกราฟคุณลักษณะที่เกี่ยวข้องกับการดำเนินการโหนด
ข้อมูลที่โหนดนี้แสดงให้เห็นถึงการทำงานและป้องกันไม่
สุทธิของวงจรเดิม.
ขาทดแทนจะดำเนินการโดยการเปลี่ยนทุกขาด้วย
โค้งระหว่างโหนดที่เป็นตัวแทนของการป้องกันและโหนด
ที่เป็นตัวแทนของสุทธิที่เชื่อมต่อกับขา โค้งนี้อาจจะ
ถือว่าเป็นตัวแทนของความต้านทานระหว่าง pseudonet
ที่เป็นตัวแทนของการป้องกันและสุทธิที่เชื่อมต่อกับขา แต่ละ
ต้านทานดังกล่าวมีชนิดที่แตกต่างกันซึ่งเป็นชุดของ
บล็อกประเภทและชนิดของขา ถ้าขาทั้งหมดของบล็อกที่แตกต่าง
จากกันพวกเขาจะมีประเภทที่แตกต่างกันขา ถ้าขาสองคนหรือมากกว่า
เป็น permutable พวกเขาจะมีชนิดเดียวกัน
ต้านทานชนิดที่มีการคำนวณโดยสูตรต่อไปนี้
k เป็นค่าคงที่บางอย่างที่ยิ่งใหญ่กว่าประเภทบล็อกที่ใหญ่ที่สุด
ตัวอย่างที่แสดงในรูปที่ 2 ประเภทบล็อกคือ 30 และ k
1000 (ไม่เกิน 1,000 ประเภทบล็อกที่แตกต่างกัน) ขา B และ C มี
permutable และดังนั้นจึงมีชนิดเดียวกันของขา 3 ขา
ประเภทคือ 1 และประเภทของขางคือ 2 ประเภทตัวต้านทาน
คำนวณตามสูตรดังกล่าวได้แสดงในรูปที่ 2b
ตัวต้านทานที่เป็นตัวแทนของพิ permutable มีชนิดเดียวกับที่คาดหวัง
.
= resistortype blocktype XK pintype
ch2458-8 /

ผลลัพธ์ (ไทย) 2:

ในกราฟแสดงของสมบูรณ์ VLSl วงจร
Yehuda Shiran
SILVAR LISCO
1080 มาร์ชถนน พาร์ก CA 94025
นามธรรม
เครื่องมือตรวจสอบส่วนใหญ่คาดว่าตัวแทนกราฟสมบูรณ์
ของวงจร เอกสารนี้แสดงวิธี! o แทนความสมบูรณ์
วงจรเป็นกราฟสมบูรณ์ นักออกแบบสามารถเดี๋ยวนี้ตรวจกลาง
วงจรในฟังก์ชันบางที่บล็อกจะไม่ยังรู้ได้ ใน
ยังสามารถใช้วิธีการใหม่ในการตามลำดับชั้นตรวจสอบ
แนะนำ
ระบบการตรวจสอบส่วนใหญ่ทำงานในสายล่างลักษณะ [3] - ใบ
เซลล์เป็นคนแรกที่มีการตรวจสอบ และจึง ต้องตระหนักใน
รายละเอียด เครื่องมือบางชนิดตรวจสอบเข้มงวดมาก พวกเขา
ทำงานในระดับล่างที่อธิบายวงจรถูกแบน,
และทุกฝ่ายได้รับรู้รายละเอียดล่าสุด ในทั่วไป แม้ว่า,
ดำเนินการออกแบบวงจรในลักษณะบนลงล่าง ในเช่นการ
กระบวนการ นักออกแบบมีวงจรกลางซึ่งบาง
บล็อกฟังก์ชันจะรับรู้ในองค์ประกอบพื้นฐานของวงจร (transistors,
resistors ฯลฯ) ขณะไม่บล็อกฟังก์ชันอื่น ๆ ได้รับรู้
("ดำกล่อง") เป็นการออกแบบเพื่อตรวจสอบการ
ความถูกต้องของวงจรกลาง เนื่องจากข้อผิดพลาดออกเร็ว
พบง่ายขึ้นที่จะแก้ไข ในการตรวจสอบระบบ
ใช้แทนกราฟของวงจร และมักจะคาดว่ากราฟ
จะสมบูรณ์ กระดาษปัจจุบันอยู่ปัญหาวิธี
สร้างการแสดงกราฟสมบูรณ์ของวงจรสมบูรณ์
เพื่อตรวจสอบระบบสามารถตรวจสอบไม่สมบูรณ์ออก
วัน มีวงจรสมบูรณ์อย่างเฉพาะหน้าที่ความถูกต้อง
รับอยู่ [3], และกราฟแสดงใช้ในนี้
ระบบเฉพาะ ตรวจสอบรูปแบบของวงจรสมบูรณ์ยังไม่
พยายาม และดังนั้นปัญหาของกราฟแสดง
แสดงวงจรสมบูรณ์ก่อนไม่
กระดาษนี้แสดงว่า วงจรไม่สมบูรณ์สามารถแสดงโดย
กราฟสมบูรณ์และรายละเอียดของวิธีการจะได้รับ กราฟ
แทนวงจรสมบูรณ์ให้ตรวจสอบชิ
ที่พวกเขาจะตระหนักอย่างเต็มในซิลิคอน เป็นความช่วยเหลือที่ดีในการ
สภาพแวดล้อมการออกแบบบนลงล่างซึ่งต้องตรวจสอบแบบ
ออกกลาง มีเครื่องมือที่มีประสิทธิภาพซึ่งการ
ออกสามารถย่นเวลาการตรวจสอบของการชิพ โดยการ bottomup
เทคนิคการตรวจสอบได้ สมมติว่ามีดำเนินการตรวจสอบ
ออกก่อนตรวจแต่ละบล็อคทำงานแยกต่างหากแล้วเขา
เท่า interconnections ระหว่างบล็อกโดยไม่เคยตรวจสอบ
อ้างกลับเนื้อหาของบล็อก วิธีการนี้จะ
เกือบตลอดเวลาบันทึกเวลา CPU
ISCAS'88
1209
กราฟแสดง
รูปที่ 1 แสดงมุมมองที่สามของวงจรเดียว ดู (a)
แสดงแผนผังของการชิพการ แสดงแผ่นที่สาม (A, B และ
C), อินเวอร์เตอร์ 3 และหนึ่ง NAND เก ดู (b) แสดงการ
NMOS นำชิปในองค์ประกอบพื้นฐานเช่น
transistors และ resistors (เพียง transistors ในกรณีนี้)
(c) มุมมองแสดงตัวอย่างกราฟของวงจร สุทธิในแต่ละ
วงจรที่แสดง ด้วยการโหนดในกราฟ ขั้นพื้นฐานแต่ละ
องค์ประกอบคือ modelled โดยส่วนโค้ง ซึ่งมีแอตทริบิวต์ของการ
อุปกรณ์ที่แสดง หนึ่งคุณลักษณะที่สำคัญคือ ชนิดของการ
องค์ประกอบพื้นฐาน Resistors มีชนิดแตกต่างกันกว่าไดโอดได้ หรือ
ตัวเก็บประจุเป็นต้น ตั้งแต่การตรวจสอบระบบใช้ไม่เพียงแต่การ
โทโพโลยี แต่แอตทริบิวต์ กราฟแสดงไว้
รวมทั้งโครงสร้างของวงจรและแอตทริบิวต์ของการ
ส่วนโค้ง (อุปกรณ์) กราฟที่สองอาจมีโครงสร้างเดียวกันแต่ยังคง
แทนวงจรแตกต่างกันถ้าแอตทริบิวต์ของเส้นโค้งทำไม่ตรงกัน
แสดงกราฟวงจรสมบูรณ์ตาม
บล็อกและ pin แทนได้
บล็อกแทนจะดำเนินการ โดยสร้างแบบจำลองทุกบล็อกเป็น
โหนบนกราฟได้ มีคุณลักษณะที่เกี่ยวข้องกับโหน
ข้อมูลว่า โหนดนี้แทนบล็อกการทำงาน และไม่
สุทธิของเดิมวงจร
Pin แทนจะดำเนินการ โดยแทนทุก pin ด้วยการ
โค้งระหว่างโหนดและโหนที่แสดงช่วง
สุทธิแสดงถึงการเชื่อมต่อกับ pin โค้งนี้อาจ
ถือเป็นแทนตัวต้านทานระหว่างที่ pseudonet
แสดงถึงบล็อคเน็ตเชื่อมต่อกับ pin แต่ละ
เช่นตัวต้านทานมีชนิดแตกต่างกันซึ่งเป็นชุดของการ
บล็อกชนิดและชนิดขา ถ้าหมุดทั้งหมดของบล็อกจะแตกต่าง
จากกัน พวกเขาจะมีขาแตกต่างชนิดกัน ถ้า น้อยสอง
หมุด permutable พวกเขาจะมีชนิดเดียวกัน ตัวต้านทานที่
ชนิดตามสูตรต่อไปนี้:
โดยที่ K คือ ค่าคงบางชนิดบล็อกใหญ่ที่สุดมากกว่า การ
ตัวอย่างแสดงในรูปที่ 2 ชนิดบล็อก 30 และ K 1000
(ไม่เกิน 1000 ต่าง ๆ บล็อกชนิด) หมุด B และ C
permutable ได้แบบขาเดียว 3 Pin
1 เป็นชนิด A และชนิดขาของ D เป็น 2 ตัวต้านทานชนิด
ตามข้างสูตรจะแสดงในรูปที่ 2b ใน
resistors แสดงหมุด permutable มีชนิดเดียวเป็น
คาด
ResistorType = BlockType x K PinType
CH2458-8 /

ผลลัพธ์ (ไทย) 3:

บนกราฟการเป็นตัวแทนของ vlsl วงจรไม่สมบูรณ์

Yehuda Street อยู่ shiran silvar - lisco
1080 ถนนหนองน้ำ Menlo Park ,เครื่องมือการตรวจสอบไม่ 94025

ซึ่งจะช่วยเป็นนามธรรมมากที่สุดคาดว่าการเป็นตัวแทนของกราฟ
ซึ่งจะช่วยให้เสร็จสมบูรณ์ของการลัดวงจรได้ เอกสารนี้จะแสดงวิธีที่! o แสดงไม่สมบูรณ์
วงจรที่เป็นกราฟให้เสร็จสมบูรณ์ได้ นักออกแบบสามารถตรวจสอบระดับกลาง
ลัดวงจรในซึ่งจะทำการบล็อกฟังก์ชันบางอย่างอาจไม่รู้ตัวแต่ตอนนี้ ที่
ตามมาตรฐานวิธีการใหม่สามารถใช้ในการทำงานระบบการตรวจสอบความถูกต้อง.

ซึ่งจะช่วยแนะนำมากที่สุดการตรวจสอบความถูกต้องแบบลำดับชั้นในลักษณะด้านล่าง - ขึ้นที่[ 3 ]ยัง - เซลล์ใบ
ซึ่งจะช่วยให้เป็นครั้งแรกที่จะได้รับการตรวจสอบและดังนั้นจึงจะต้องตระหนักใน
ซึ่งจะช่วยรายละเอียด เครื่องมือการตรวจสอบบางส่วนได้รับมากยิ่งขึ้นก็ถูกจำกัด
ซึ่งจะช่วยงานเฉพาะในระดับล่างซึ่งรายละเอียดวงจรที่มีลักษณะแบนราบ
และโดดเด่นไปด้วยทุกครั้งคือรู้ในรายละเอียดที่ผ่านมาโดยทั่วไปแล้วแม้ว่าการออกแบบ
วงจรจะทำในลักษณะด้านบนลงที่
ซึ่งจะช่วยในกระบวนการดังกล่าวนักออกแบบมีวงจรกลางในซึ่งจะทำการบล็อก
ฟังก์ชันบางอย่างเป็นส่วนประกอบวงจรขั้นพื้นฐาน(ทรานซิสเตอร์
ตัวต้านทานฯลฯ)ในขณะที่ช่วงตึกฟังก์ชันอื่นๆไม่ได้ตระหนักแต่
ซึ่งจะช่วย("กล่องสีดำ") เป็นที่พึงปรารถนาของนักออกแบบในการตรวจสอบความถูกต้องของ
วงจรระดับกลางนับตั้งแต่การออกแบบที่ไม่ช้าก็เร็วข้อผิดพลาด
มีคนพบได้ง่ายขึ้นเป็นการแก้ไขให้ ระบบการตรวจสอบจำนวนมากเป็นตัวแทนของกราฟ
การใช้ที่ของวงจรและโดยปกติจะได้รับของกราฟที่
ซึ่งจะช่วยให้เสร็จสมบูรณ์ แอดเดรสที่กระดาษในปัจจุบันปัญหาที่ว่า
ซึ่งจะช่วยในการสร้างการแสดงกราฟเสร็จสมบูรณ์ของวงจรไม่สมบูรณ์ที่
ซึ่งจะช่วยทำให้ระบบการตรวจสอบความถูกต้องสามารถตรวจสอบการออกแบบที่ไม่สมบูรณ์.
เพื่อวันที่ยังเฉพาะความถูกต้องเต็มไปด้วยประโยชน์ใช้สอยของวงจรไม่สมบูรณ์มี
ซึ่งจะช่วยการแก้ไข[ 3 ]และการแสดงกราฟไม่มีการใช้งานในระบบ
เฉพาะนี้ การตรวจสอบความถูกต้องการวางผังวงจรไม่สมบูรณ์ไม่มี
ซึ่งจะช่วยได้และพยายามทำให้ปัญหาของการเป็นตัวแทนของกราฟของ
วงจรไม่สมบูรณ์ไม่มีการนำเสนอมาก่อนหาก
กระดาษนี้จะแสดงให้เห็นว่าวงจรไม่สมบูรณ์สามารถแทนโดย
กราฟที่สมบรูณ์แบบและรายละเอียดของวิธีการที่จะได้รับ
ซึ่งจะช่วยในการเป็นตัวแทนของกราฟวงจรไม่สมบูรณ์ช่วยให้การตรวจสอบความถูกต้องของชิป
ซึ่งจะช่วยได้ก่อนที่พวกเขาจะเป็นในซิลิโคนที่ครบครัน มีส่วนช่วยอย่างมากใน สภาพแวดล้อม ในการออกแบบ
ซึ่งจะช่วยด้านบนสุดลงที่ออกแบบให้ความต้องการในการตรวจสอบการออกแบบระดับกลาง
ซึ่งจะช่วยได้ มันยังเป็นเครื่องมืออันทรงพลังที่จะตอบแทน
นักออกแบบสามารถลดเวลาในการตรวจสอบความถูกต้องของชิปโดยเทคนิค
ซึ่งจะช่วยให้การตรวจสอบ bottomup คิดว่าการตรวจสอบความถูกต้องที่มีการนำมาใช้
จากฝีมือนักออกแบบอันดับหนึ่งจะตรวจสอบบล็อกเต็มไปด้วยประโยชน์ใช้สอยแต่ละเครื่องแยกกันแล้วเขา
จะตรวจสอบเฉพาะการเชื่อมต่อระหว่างกันระหว่างช่วงตึกโดยไม่เคย
ซึ่งจะช่วยอ้างถึงกลับไปที่สารบัญของช่วงตึกได้ วิธีนี้จะช่วยประหยัดเวลา
เกือบจะ CPU .
iscas ' 88
1209

ตามมาตรฐานของกราฟแสดงอยู่เสมอรูปที่ 1 แสดงถึงสามวิวทิวทัศน์ของแผงวงจรตัวเดียว ดู(ก)
แสดงถึงแผนชั้นของชิปนั้น ซึ่งจะแสดงสามแผ่น( A , B และ C
)สามและอินเวอร์เตอร์หนึ่งประตู NAND ดู( B )จะแสดงการนำไปใช้งาน
nmos ของชิปนั้นในด้านของส่วนประกอบพื้นฐานเช่น
ซึ่งจะช่วยเป็นตัวต้านทานปลายสายและประกอบด้วยทรานซิสเตอร์(ประกอบด้วยทรานซิสเตอร์เท่านั้นในกรณีนี้)..
ดู( C )จะแสดงการแสดงกราฟของวงจร สุทธิในแต่ละ
ตามมาตรฐานวงจรคือการแสดงออกของโหนดที่อยู่บนเส้นกราฟ
ซึ่งจะช่วยขั้นพื้นฐานแต่ละส่วนมีการวางรูปแบบตามอย่างที่โค้งซึ่งมีคุณลักษณะของ
ซึ่งจะช่วยอุปกรณ์ที่แสดงให้เห็น แอตทริบิวต์หนึ่งที่สำคัญก็คือ ประเภท ของส่วนประกอบพื้นฐานที่
ตามมาตรฐาน ตัวต้านทานปลายสายได้ ประเภท ที่แตกต่างกันมากกว่าหลอดไฟหรือ
ตัวเก็บประจุเป็นต้นเนื่องจากระบบการตรวจสอบความถูกต้องใช้งานไม่ใช่เฉพาะ
โทโพโลยีที่แต่ยังมีแอททริบิวเหล่านี้เป็นตัวแทนของกราฟมี
ตามมาตรฐานที่กำหนดไว้ล่วงหน้ารวมถึงโทโพโลยีของวงจรและแอททริบิวของ
ARCS (อุปกรณ์)ทั้งสอง สองกราฟอาจจะมีโทโพโลยีแต่ยังคง
ซึ่งจะช่วยเป็นวงจรแตกต่างกันหากแอตทริบิวต์ของที่ ARCS ไม่ตรงกัน.
ที่กราฟการเป็นตัวแทนของวงจรไม่สมบูรณ์เป็นที่ใช้
ซึ่งจะช่วยบล็อกและ PIN การแทน.
บล็อกการทดแทนมีการนำมาใช้โดยการสร้างแบบจำลองทุกช่วงตึก
ซึ่งจะช่วยเป็นโหนดที่กราฟ.ที่แอตทริบิวต์ที่เชื่อมโยงกับโหนดพกพา
ซึ่งจะช่วยให้ข้อมูลที่เป็นโหนดแห่งนี้เต็มไปด้วยประโยชน์ใช้สอยเป็นอาคารก่ออิฐและไม่
ซึ่งจะช่วยให้อินเตอร์เน็ตของแผงวงจร.
PIN การทดแทนมีการนำมาใช้โดยการเปลี่ยนรหัส PIN ด้วยทุก
Arc ระหว่างโหนดที่เป็นอาคารก่ออิฐและโหนด
ซึ่งจะช่วยแสดงถึงสุทธิต่อเข้ากับ pin Arc นี้อาจเป็น
ได้รับการพิจารณาให้เป็นตัวแทนตัวต้านทานที่ระหว่าง pseudonet ที่
เป็นอาคารก่ออิฐและสุทธิที่เชื่อมต่อเข้ากับ pin ได้ ตัวต้านทานปลายสายแต่ละ
ซึ่งจะช่วยเช่นมี ประเภท ที่แตกต่างกันซึ่งเป็นการผสมผสานของ ประเภท
ซึ่งจะช่วยบล็อกและ PIN ให้พิมพ์ หากรหัส PIN ที่ทั้งหมดของอาคารก่ออิฐที่โดดเด่นมี
จากกันพวกเขาจะมีรหัส PIN ที่แตกต่าง หากทั้งสองหรือมากกว่า
พินมี permutable พวกเขาจะมี ประเภท เดียวกันกับที่ ประเภท ตัวต้านทาน
ซึ่งจะช่วยให้มีการคำนวณโดยสูตรต่อไปนี้:
สถานที่ซึ่ง K เป็น ประเภท คงที่มากกว่าเป็นอาคารก่ออิฐขนาดใหญ่ที่สุดที่บางส่วน
ยกตัวอย่างเช่นที่แสดงอยู่ในรูปที่ 2 เป็นอาคารก่ออิฐที่มี ประเภท 30 K และเป็น 1000
(ไม่มีมากกว่า 1000 ประเภท บล็อกแตกต่างกัน) พิน B และ C มี
permutable และดังนั้นจึงต้องพิมพ์ PIN เดียวกันของ 3 พิมพ์ PIN
ซึ่งจะช่วยให้ของที่เป็น 1 และพิมพ์ PIN ของ D 2 ตัวต้านทานปลายสาย ประเภท
ที่คำนวณได้จากสูตรข้างต้นจะแสดงอยู่ในรูปที่ 2 B ที่
ตามมาตรฐานตัวต้านทานปลายสายพิน permutable เป็นตัวแทนที่มี ประเภท เดียวกันกับที่คาดว่าจะเป็น
.
resistortype = blocktype x K pintype
CH 2458-8