We first conduct circuit-level simu

We first conduct circuit-level simulation to extract timing
and energy of the proposed and baseline architectures. The
STT-RAM cache uses almost the same interface and peripheral
logic as the SRAM. Due to these similarities, we use CACTI
tool [2] to extract latency and energy values for peripheral logic
(at 65nm technology) added by the scaled latency and energy
consumption of the STT-RAM model reported in [12]. SRAM

ผลลัพธ์ (ไทย) 1:

เราก่อนทำการจำลองวงจรระดับการขยายเวลาและพลังงานของการนำเสนอและสถาปัตยกรรมพื้นฐาน ที่ แค STT RAM ใช้อินเตอร์เฟซที่เดียวกันและอุปกรณ์ต่อพ่วงตรรกะเป็น SRAM เนื่องจากความเหมือนเหล่านี้ เราใช้แคคตัสเครื่องมือ [2] เพื่อดึงค่าเวลาแฝงและพลังงานสำหรับอุปกรณ์ต่อพ่วงตรรกะ(ที่ 65nm เทคโนโลยี) เพิ่ม โดยปรับสัดส่วนได้แฝงและพลังงานรายงานการใช้รุ่น STT RAM ใน [12] SRAM

ผลลัพธ์ (ไทย) 2:

ครั้งแรกที่เราดำเนินการจำลองวงจรระดับที่จะดึงระยะเวลาและพลังงานของสถาปัตยกรรมเสนอและพื้นฐาน
แคช STT-RAM
ใช้เกือบอินเตอร์เฟซเดียวกันและอุปกรณ์ต่อพ่วงตรรกะเป็นSRAM เนื่องจากความคล้ายคลึงกันเหล่านี้เราใช้ cacti
เครื่องมือ [2] เพื่อดึงความล่าช้าและค่าพลังงานสำหรับอุปกรณ์ต่อพ่วงตรรกะ
(ที่เทคโนโลยี 65nm)
เพิ่มโดยแฝงปรับขนาดและการใช้พลังงานสิ้นเปลืองของรูปแบบSTT-RAM รายงานใน [12] SRAM

ผลลัพธ์ (ไทย) 3:

แรกที่เราจำลองวงจรระดับดำเนินการเพื่อสกัดจังหวะ
และพลังงานของโครงสร้างสถาปัตยกรรมพื้นฐาน
stt-ram แคชเกือบจะใช้อินเตอร์เฟซเดียวกันและอุปกรณ์ต่อพ่วง
ตรรกะเป็น SRAM . เนื่องจากความคล้ายคลึงกันเหล่านี้ เราใช้เครื่องมือ Cacti
[ 2 ] เพื่อดึงศักยภาพพลังงานและค่าตรรกะ ( ที่พ่วง
เซอร์เทคโนโลยี ) โดยปรับเพิ่มศักยภาพและพลังงาน
การบริโภคของ stt-ram รูปแบบรายงานใน [ 12 ] SRAM