In particular, the increasing leakage power for SRAM/DRAM and the increasing refresh dynamic power for DRAM have posed challenges for circuit/architecture designers for future memory hierarchy design.
ในเฉพาะพลังงานที่เพิ่มมากขึ้นสำหรับการรั่วซึมของ DRAM SRAM /และพลังงานแบบไดนามิกรีเฟรชที่เพิ่มมากขึ้นสำหรับ DRAM ได้เกิดความท้าทายสำหรับนักออกแบบของวงจร/สถาปัตยกรรมการออกแบบโครงสร้างแบบลำดับของหน่วยความจำในอนาคต