In this chapter, you will learn how

In this chapter, you will learn how to apply VHDL to design complex finite state machines
(CFSMs) with the two-process PS/NS method. Our definition of a complex finite state
machine is a state machine that has external inputs to change the state sequence, excluding the
SET, RESET, and INITIALIZE inputs. The following description is an example of a complex
state machine: If a state sequence requires a binary up counter at one time and a binary down
counter at a different time, then an external input called UP can be included in the design to
allow switching between the two state sequences. Complex finite state machines, or complex
state machines (CSMs), and simple state machines are sometimes called controllers, because
they are often used to control other circuits. In addition to flip-flop outputs, Moore and Mealy
outputs are presented for complex state machines.
Synchronizers are introduced to improve the reliability of complex state machines. To
complete our the discussion, we present two additional state machine design methods: the twoassignment
PS/NS method and the hybrid PS/SN method. You can implement and download the
last complex state machine design example, to observe it working in hardware, if you so desire.

ผลลัพธ์ (ไทย) 2:

ในบทนี้คุณจะได้เรียนรู้วิธีการใช้ VHDL การออกแบบที่ซับซ้อนเครื่องสถานะ จำกัด
(CFSMs) กับทั้งสองกระบวนการวิธี PS / NS ความหมายของเราที่มีความซับซ้อนสถานะ จำกัด
เครื่องเป็นเครื่องของรัฐที่มีปัจจัยการผลิตจากภายนอกเพื่อเปลี่ยนลำดับรัฐไม่รวม
ตลาดหลักทรัพย์ RESET, และเริ่มต้นปัจจัยการผลิต คำอธิบายต่อไปนี้เป็นตัวอย่างของความซับซ้อน
เครื่องรัฐ: ถ้าลำดับรัฐต้องไบนารีขึ้นนับครั้งหนึ่งและไบนารีลง
เคาน์เตอร์ในเวลาที่แตกต่างกันแล้วรับสัญญาณจากภายนอกเรียก UP สามารถรวมอยู่ในการออกแบบเพื่อ
ช่วยให้สลับไปมาระหว่าง ลำดับสองรัฐ คอมเพล็กซ์เครื่องสถานะ จำกัด หรือซับซ้อน
เครื่องของรัฐ (CSMs) และเครื่องรัฐง่ายบางครั้งเรียกว่าตัวควบคุมเพราะ
พวกเขามักจะใช้ในการควบคุมวงจรอื่น ๆ นอกเหนือจากเอาท์พุทพลิกล้มเหลว, มัวร์และแป้ง
เอาท์พุทจะนำเสนอสำหรับเครื่องของรัฐที่ซับซ้อน.
Synchronizers จะนำไปปรับปรุงความน่าเชื่อถือของเครื่องรัฐที่ซับซ้อน เพื่อ
ดำเนินการสนทนาของเราที่เรานำเสนอสองวิธีการออกแบบเครื่องรัฐเพิ่มเติม: twoassignment
วิธี PS / NS และไฮบริดแบบ PS / วิธี SN คุณสามารถใช้และดาวน์โหลด
ตัวอย่างเช่นการออกแบบเครื่องของรัฐที่ซับซ้อนที่ผ่านมาจะสังเกตเห็นว่ามันทำงานในฮาร์ดแวร์ดังนั้นหากคุณต้องการ

ผลลัพธ์ (ไทย) 3:

ในบทนี้คุณจะได้เรียนรู้วิธีการใช้ VHDL กับการออกแบบที่ซับซ้อนจำกัดสภาพเครื่องจักร
( cfsms ) กับสองกระบวนการ PS / 2 วิธี คำนิยามของเครื่องรัฐ
จำกัดซับซ้อนเป็นรัฐเครื่องที่ได้รับจากภายนอก เพื่อเปลี่ยนสถานะลำดับ ยกเว้น
ตั้งค่า ตั้งค่าใหม่ และเริ่มการทำงานของปัจจัยการผลิต รายละเอียดดังต่อไปนี้คือตัวอย่างของเครื่องจักรที่ซับซ้อน
: รัฐถ้ารัฐลำดับต้องไบนารีเคาน์เตอร์ในครั้งเดียวและไบนารีลง
เคาน์เตอร์ ณเวลาที่ต่างกัน จากนั้นป้อนข้อมูลภายนอกเรียกสามารถรวมอยู่ในการออกแบบ

ให้สลับระหว่างรัฐทั้ง 2 ลำดับ คอมเพล็กซ์จำกัดสภาพเครื่องจักรหรือเครื่องสภาพซับซ้อน
( csms ) และเครื่องสภาพง่ายบางครั้งเรียกว่าตัวควบคุม เพราะ
มักจะใช้วงจรควบคุมอื่น ๆ นอกจากฟลิปฟล็อปผลผลิต มัวร์และแป้ง
เอาต์พุตจะถูกนำเสนอสำหรับเครื่องสภาพซับซ้อน .
synchronizers จะแนะนำเพื่อปรับปรุงความน่าเชื่อถือของเครื่องสถานะที่ซับซ้อน

ของเราสมบูรณ์การสนทนาเรานำเสนอสองวิธีออกแบบสภาพเครื่องเพิ่มเติม : twoassignment
PS / 2 และเมื่อใช้วิธีการ PS / SN ลูกผสมคุณสามารถใช้และดาวน์โหลด
สุดท้ายซับซ้อนรัฐการออกแบบเครื่องจักรกล เช่น เพื่อสังเกตการทำงานของอุปกรณ์ ดังนั้นหากคุณต้องการ