With the farther shrink of the IC d

With the farther shrink of the IC dimension, the low k material has been widely used to replace the traditional SiO2 ILD in order to reduce the interconnect delay. The introduction of low k material into silicon imposed challenges on dicing saw process, ILD and metal layers peeling and its penetration into the sealing ring of the die during dicing saw are the most common defects. In this paper, the low k material structure and its impact on wafer dicing were elaborated. A practical dicing quality inspection matrix was developed to assess the cutting process variation. A 300mm CMOS 90nm dual damascene low k wafer was chosen as a test vehicle to develop robust low k dicing saw process. The critical factors (dicing blade, index speed, spindle speed, cut in depth, test pattern in the saw street...) affecting cutting quality were studied and optimized. The selected C90 dual damascene low k device passed package reliability test with the optimized low k dicing saw recipe and process. The further improvement and solutions in eliminating the low k dicing saw peeling from both wafer fab and packaging assembly were also explored.

ผลลัพธ์ (ไทย) 1:

มีขนาดมากขึ้นของมิติ IC วัสดุ k ต่ำได้ถูกใช้แทน ILD SiO2 ดั้งเดิมเพื่อลดความล่าช้าการ interconnect แนะนำ k ต่ำวัสดุเป็นซิลิคอนที่กำหนดความท้าทายบน dicing เห็นกระบวน การ ILD และชั้นโลหะที่ปอกเปลือก และการเจาะลงในแหวนยาแนวรอยต่อของตายระหว่าง dicing เห็นมีข้อบกพร่องพบมากที่สุด ในเอกสารนี้ โครงสร้างวัสดุ k ต่ำและผลกระทบบน wafer dicing ได้ elaborated เมตริกซ์ในการตรวจสอบของคุณภาพ dicing ปฏิบัติได้รับการพัฒนาเพื่อประเมินการปรับเปลี่ยนกระบวนการตัด 300 มม. CMOS 90nm k ต่ำ damascene สองแผ่นเวเฟอร์ถูกเลือกเป็นรถทดสอบพัฒนา dicing k แข็งแกร่งต่ำเห็นกระบวนการ ปัจจัยสำคัญ (dicing blade ดัชนีความเร็ว ความเร็วสปินเดิล ตัดลึก รูปแบบการทดสอบในถนนเลื่อย...) ส่งผลกระทบต่อคุณภาพตัดศึกษา และปรับให้เหมาะสม อุปกรณ์คู่ k ต่ำ damascene C90 ที่เลือกผ่านการทดสอบความน่าเชื่อถือบรรจุภัณฑ์กับ k ต่ำให้เหมาะ dicing เห็นสูตรและกระบวนการ ปรับปรุงและแก้ไขปัญหาในการกำจัด k ต่ำ dicing เห็นปอกเปลือกจาก fab แผ่นเวเฟอร์และแอสเซมบลีบรรจุภัณฑ์เพิ่มเติมถูกอุดมยัง

ผลลัพธ์ (ไทย) 2:

ด้วยการหดไกลของมิติ IC, วัสดุ k ต่ำได้รับการใช้กันอย่างแพร่หลายเพื่อแทนที่ ILD SiO2 แบบดั้งเดิมเพื่อลดความล่าช้าในการเชื่อมต่อ การเปิดตัวของวัสดุ k ต่ำลงในซิลิกอนที่กำหนดความท้าทายในกระบวนการ dicing เห็น ILD และชั้นโลหะการปอกเปลือกและการเจาะเข้าไปในแหวนปิดผนึกของตายในระหว่างการ dicing เห็นเป็นข้อบกพร่องที่พบมากที่สุด ในบทความนี้โครงสร้างวัสดุ k ต่ำและผลกระทบต่อ dicing เวเฟอร์ถูกบรรจง ปฏิบัติ dicing เมทริกซ์การตรวจสอบคุณภาพได้รับการพัฒนาในการประเมินการเปลี่ยนแปลงกระบวนการตัด 300mm 90nm CMOS คู่ Damascene เวเฟอร์ต่ำ k ได้รับเลือกเป็นรถทดสอบในการพัฒนาที่มีประสิทธิภาพต่ำ k dicing กระบวนการเลื่อย ปัจจัยที่สำคัญ (ใบมีดหั่นความเร็วดัชนีความเร็วแกนตัดในเชิงลึกรูปแบบการทดสอบในสถานที่เห็น ... ) มีผลต่อคุณภาพการตัดการศึกษาและเพิ่มประสิทธิภาพ เลือก C90 คู่ Damascene อุปกรณ์ k ต่ำผ่านการทดสอบความน่าเชื่อถือกับแพคเกจที่ดีที่สุด k dicing ต่ำเห็นสูตรและขั้นตอนการ การปรับปรุงต่อไปและการแก้ปัญหาในการกำจัด k dicing ต่ำเห็นลอกจากทั้ง Fab บรรจุภัณฑ์และการประกอบเวเฟอร์สำรวจยัง

ผลลัพธ์ (ไทย) 3:

กับยิ่งหดของมิติด้านวัสดุ K ต่ำได้รับการใช้กันอย่างแพร่หลายเพื่อแทนที่ ILD SiO2 แบบดั้งเดิมเพื่อลดการเชื่อมต่อล่าช้า แนะนำวัสดุ K ต่ำให้เป็นซิลิคอนบังคับความท้าทายในการหั่น เห็นกระบวนการ ILD และโลหะชั้นลอกและสอดใส่เข้าไปในแหวนปิดผนึกของตายในระหว่าง dicing เห็นเป็นข้อบกพร่องที่พบบ่อยที่สุด ในกระดาษนี้K ต่ำวัสดุโครงสร้างและผลกระทบต่อเวเฟอร์ dicing ถูก elaborated . การปฏิบัติการหั่น การตรวจสอบคุณภาพแบบที่ถูกพัฒนาขึ้นเพื่อประเมินการเปลี่ยนแปลงกระบวนการ เป็นแบบ Dual damascene ต่ำโดยอัต R K เวเฟอร์ ได้รับเลือกเป็นรถทดสอบ เพื่อพัฒนาประสิทธิภาพต่ำ K dicing เห็นกระบวนการ ปัจจัยวิกฤต ( dicing ใบมีด , ดัชนีความเร็ว , ความเร็ว , ตัดลึกรูปแบบการทดสอบในเห็นถนน . . . . . . . ) ที่มีผลต่อคุณภาพการศึกษาและปรับให้เหมาะสม เลือก damascene C90 คู่ต่ำ K อุปกรณ์ผ่านการทดสอบความน่าเชื่อถือแพคเกจที่มีประสิทธิภาพต่ำ K dicing เห็นสูตรและกระบวนการ การปรับปรุงเพิ่มเติมและโซลูชั่นในการขจัดต่ำ K dicing เห็นลอกจากทั้งเวเฟอร์แฟบและบรรจุภัณฑ์ประกอบยังสำรวจ