The most uncertain of these latenci

The most uncertain of these latencies is the cost of entering hyp mode,
estimated at 50 cycles. This may look incredibly optimistic to those used
to x86, where VM exits are more than an order of magnitude more expensive.
Remember that ARM is a RISC architecture; kernel entry/exit
costs of the order of ten cycles, compared to many hundreds on x86.
Also, the ISA avoids inherently-expensive operations, such as automatic
saving of guest state (see Section 3.3).

ผลลัพธ์ (ไทย) 1:

แน่นอนเวลาเหล่านี้คือ ต้นทุนของการเข้าสู่โหมด hypประมาณ 50 รอบ นี้อาจดูเหลือเชื่อในเชิงบวกให้กับผู้ใช้การ x86, VM ออกมากกว่าความแพงกว่าจำไว้ว่า แขนเป็นสถาปัตยกรรมแบบ RISC เคอร์เนลรายการออกค่าใช้จ่ายเครื่องราชอิสริยาภรณ์สิบรอบ เมื่อเทียบกับหลายร้อยบน x86, ISA การหลีกเลี่ยงการดำเนินการประมาณราคาแพง เช่นอัตโนมัติบันทึกสถานะพัก (ดูส่วนที่ 3.3)

ผลลัพธ์ (ไทย) 2:

ไม่แน่นอนที่สุดของศักยภาพเหล่านี้เป็นค่าใช้จ่ายของโหมดการ HYP ป้อนที่
ประมาณ 50 รอบ นี้อาจจะดูไม่น่าเชื่อในแง่ดีให้กับผู้ใช้
เพื่อ x86 ที่ออก VM มากกว่าลำดับความสำคัญมีราคาแพงกว่า.
จำ ARM ที่เป็นสถาปัตยกรรม RISC; รายการเคอร์เนล / ออกจาก
ค่าใช้จ่ายของคำสั่งของสิบรอบเมื่อเทียบกับหลายร้อยบน x86.
นอกจากนี้ ISA หลีกเลี่ยงการดำเนินงานโดยเนื้อแท้ราคาแพงเช่นอัตโนมัติ
ประหยัดของรัฐของผู้เข้าพัก (ดูมาตรา 3.3)

ผลลัพธ์ (ไทย) 3:

ส่วนใหญ่ของการเกิดไม่แน่นอนเหล่านี้คือต้นทุนเข้าสู่โหมด HYP ,ประมาณ 50 รอบ นี้อาจจะมองในแง่ดีอย่างไม่น่าเชื่อ ผู้ ใช้กับ x86 VM ที่ออกมีมากกว่าคำสั่งของขนาด ราคาแพงมากขึ้นจำได้ว่าแขนที่เป็นลินุกซ์ เคอร์เนล เข้า / ออก สถาปัตยกรรมค่าใช้จ่ายในการสั่งซื้อรอบสิบเมื่อเทียบกับหลายร้อยหลายบน x86 .นอกจากนี้ ISA เพื่อหลีกเลี่ยงการดำเนินการโดยเนื้อแท้ที่แพง เช่น อัตโนมัติบันทึกของแขกของรัฐ ( ดูมาตรา 3 )