These two layers are separated by a

These two layers are separated by a magnetic junction
tunnel (MTJ) as a carrier. If they are not parallel, MTJ
resistivity is high and used to code “1”; if they are parallel,
MTJ incurs low resistivity which is coded as “0”. The cell is
accessed by an NMOS transistor that is connected to the wordline
and
bit-line
(Figure
1).
As
the
resistance
difference
between
these
two
states is large,
applying
a small
voltage

between
source
and bit
lines
followed
by
sensing
conducted

current
leads
to a fast
and low-energy
read
operation.
To
write,

the
magnetic
orientation
of the
free layer
needs being
altered
by

conducting
a large
and directional
current.
Consequently,
write

operation
takes
long
time
and consumes
large
energy
that
is

source
of STT-RAM
inefficiency.
Besides,
an STT-RAM cell
lifetime
is
typically
limited
by
10
13
cycles. Fortunately, no
current or refresh cycle is required to hold data in the free layer
which incurs no intrinsic leakage. Therefore regarding access
times, the access latency of random writes on STT-RAM is
slower than SRAM, although read access latency is
comparable. Besides, STT-RAM is a promising candidate for
energy saving cache design, if some techniques are used to
mitigate write inefficiencies.

ผลลัพธ์ (ไทย) 2:

ทั้งสองชั้นถูกแยกออกจากสถานีชุมทางแม่เหล็กอุโมงค์ (MTJ- สนามบิน) เป็นผู้ให้บริการ
หากพวกเขาจะไม่ขนาน, MTJ
ต้านทานสูงและใช้รหัส "1"; หากพวกเขาเป็นคู่ขนาน
MTJ เกิดความต้านทานต่ำซึ่งเป็นรหัสว่า "0" เซลล์จะเข้าถึงได้โดยทรานซิสเตอร์ NMOS ที่จะเชื่อมต่อกับ Wordline และบิตสาย(รูปที่1). ในฐานะที่เป็นต้านทานความแตกต่างระหว่างเหล่านี้สองรัฐที่มีขนาดใหญ่ใช้ขนาดเล็กแรงดันไฟฟ้าระหว่างแหล่งที่มาและบิตสายตามด้วยการตรวจจับการดำเนินการในปัจจุบันนำไปสู่การได้อย่างรวดเร็วและประหยัดพลังงานอ่านการดำเนินการ. เพื่อเขียนแม่เหล็กวางแนวทางของชั้นฟรีต้องการถูกเปลี่ยนแปลงโดยการดำเนินการที่มีขนาดใหญ่และทิศทางในปัจจุบัน. ดังนั้นเขียนการดำเนินการจะใช้เวลานานเวลาและสิ้นเปลืองขนาดใหญ่พลังงานที่เป็นแหล่งที่มาของSTT-RAM ขาดประสิทธิภาพนอกจากนี้เซลล์ STT-RAM อายุการใช้งานเป็นที่มักจะจำกัดโดย10 13 รอบ โชคดีที่ไม่มีวงจรปัจจุบันหรือการฟื้นฟูจะต้องเก็บข้อมูลในชั้นฟรีซึ่งเกิดขึ้นจากการรั่วซึมที่แท้จริง ดังนั้นเกี่ยวกับการเข้าถึงครั้งแฝงเข้าถึงสุ่มเขียนบน STT-RAM เป็นช้ากว่าSRAM แม้ว่าแฝงการเข้าถึงแบบอ่านเป็นเทียบเคียง นอกจากนี้ STT-RAM เป็นผู้สมัครที่มีแนวโน้มสำหรับการออกแบบประหยัดพลังงานแคชถ้าเทคนิคบางอย่างที่ใช้ในการลดความไร้ประสิทธิภาพในการเขียน

ผลลัพธ์ (ไทย) 3:

ทั้งสองชั้นจะแยกจากกันโดยอุโมงค์ชุมทาง
แม่เหล็ก ( mtj ) เป็นพาหะ ถ้าพวกเขาจะไม่ขนาน mtj
ความต้านทานสูงและใช้รหัส " 1 " ; ถ้าพวกเขาจะขนาน
mtj incurs ต่ำความต้านทานซึ่งเป็นรหัสเป็น " 0 " เซลล์คือ
เข้าถึงโดย nmos ทรานซิสเตอร์ที่เชื่อมต่อกับที่นํา

สายบิตและตัวเลข (
1 )



เป็นความต้านทานแตกต่าง



ระหว่างสองรัฐเหล่านี้มีขนาดใหญ่
ใช้แรงดันไฟฟ้าเล็ก






ระหว่างแหล่งที่มาและบิตสาย


-
) ตามด้วย



ไปอย่างรวดเร็วปัจจุบันนัก

อ่านและการใช้
.


เขียน





แนวแม่เหล็กของชั้น

เปลี่ยนความต้องการเป็นฟรี โดย





การขนาดใหญ่และปัจจุบัน ทิศทาง

จึงเขียน




เวลาการผ่าตัดใช้เวลานานและสิ้นเปลืองพลังงานมาก







ที่เป็นแหล่งที่มาของความ stt-ram

.
นอกจากนี้การ stt-ram เซลล์



ชีวิตเป็นปกติ

) โดย 10

13 รอบ โชคดีที่ไม่มี
ปัจจุบันหรือรอบการรีเฟรช จะต้องเก็บข้อมูลในชั้นซึ่งเกิดภายในฟรี
ไม่รั่วซึม ดังนั้น เกี่ยวกับเวลาในการเข้าถึง การเข้าถึงศักยภาพของ

stt-ram คือสุ่มเขียนช้ากว่า SRAM แม้ว่าอ่านเข้าถึงศักยภาพคือ
เทียบเคียง นอกจากนี้ stt-ram เป็นผู้สมัครที่มีแนวโน้มสำหรับ
การประหยัดพลังงานการออกแบบแคช ถ้าบางเทคนิคที่ใช้เขียน

ลดความร้อน .