In high-performance computing syste

In high-performance computing systems, a number of DRAM chips form DIMM. Figure 1 shows JEDEC-style conventional DRAM system organization. A DIMM is connected to the memory controller via data and address buses, and chip select (CS), clock enable (CKE), and command (RAS, CAS, WE) signals. DRAM commands such as row activation, bank precharge, read, write, etc. are decoded
by the row-address-strobe (RAS), column-address-strobe (CAS), and write enable (WE) command signals. CS signal makes DRAM chips to accept DRAM commands initiated from the memory controller and CKE signal controls power modes of DRAM chips (entering and exiting powerdown mode). In Registered DIMM (RDIMM) and Load-Reduced DIMM (LRDIMM), addresses and CS, CKE, and command signals are buffered by the register to mitigate off-chip capacity and signal integrity of pins between the memory controller and a DIMM while Unbuffered DIMM (UDIMM) has no register. A DIMM consists of one or more ranks, each of which contains several DRAM chips (e.g. eight x8 or sixteen x4 DRAM chips per rank to form a 64-bit data bus or nine x8 or eighteen x4 chips to form a 72-bit data bus with ECC). All DRAM chips in a rank act logically as one wide DRAM chip since CS signals of DRAM chips are tied up by a single rank select signal from the memory controller. CKE signals of DRAM chips are also tied up by a single clock enable signal per rank. A DRAM chip is divided into several banks (generally 4 or 8 banks), each of which is comprised of tens of thousands of rows. A row splits into hundreds of columns with several tens of bits (e.g. 64-bit column in x8 DDR3 SDRAM and 32-bit column in x4 DDR3 SDRAM). Thus, the minimum accessible unit of DRAM is generally determined by the column depth.

ผลลัพธ์ (ไทย) 1:

ประสิทธิภาพสูงในระบบคอมพิวเตอร์จำนวน DRAM DIMM รูปแบบชิป รูปที่ 1 แสดง JEDEC DRAM สไตล์องค์กรทั่วไประบบ DIMM มีการเชื่อมต่อไปยังตัวควบคุมหน่วยความจำผ่านทางข้อมูลและรถประจำทางที่อยู่และเลือกชิป (CS), นาฬิกาเปิดใช้งาน (CKE) และคำสั่ง (ras, CAS เรา) สัญญาณ คำสั่ง DRAM เช่นต้อนรับแถว precharge ธนาคาร, อ่าน, เขียน, ฯลฯ จะถูกถอดรหัส
โดยแถวที่อยู่แฟลช (ras) คอลัมน์ที่อยู่-แฟลช (CAS) และเขียนคำสั่งให้สัญญาณ (เรา) cs สัญญาณทำให้ชิป DRAM ที่จะยอมรับคำสั่ง DRAM เริ่มจากตัวควบคุมหน่วยความจำและสัญญาณ CKE ควบคุมโหมดพลังของชิป DRAM (เข้าและออกจากโหมด PowerDown) ใน DIMM จดทะเบียน (rdimm) แล​​ะโหลดลด DIMM (lrdimm) ที่อยู่และ cs, CKE,และสัญญาณคำสั่งจะถูก buffered โดยลงทะเบียนเพื่อบรรเทาความจุออกชิปและความสมบูรณ์ของสัญญาณหมุดระหว่างควบคุมหน่วยความจำ DIMM และในขณะที่หน่วยความจำ DIMM unbuffered (udimm) มีการลงทะเบียนไม่ DIMM ประกอบด้วยหนึ่งหรือมากกว่าหนึ่งตำแหน่งซึ่งแต่ละอย่างมีชิป DRAM หลายคน (เช่นแปดสิบหกหรือ x8 x4 ชิป DRAM ต่อยศแบบ 64 บิตบัสข้อมูลหรือเก้าสิบแปด x8 หรือชิป x4 แบบ 72 บิตบัสข้อมูลกับ ECC) ชิป DRAM ทั้งหมดที่อยู่ในตำแหน่งทำหน้าที่เป็นเหตุผลชิป DRAM หนึ่งกว้างตั้งแต่สัญญาณ cs ชิป DRAM จะผูกขึ้นตามลำดับเดี่ยวเลือกสัญญาณจากตัวควบคุมหน่วยความจำ สัญญาณ CKE ชิป DRAM ถูกผูกไว้ยังขึ้นโดยนาฬิกาเดียวช่วยให้สัญญาณต่อยศชิป DRAM จะแบ่งออกเป็นหลายธนาคาร (โดยทั่วไป 4 หรือ 8 ธนาคาร) ซึ่งแต่ละประกอบด้วยนับหมื่นของแถว แถวแยกออกเป็นหลายร้อยคอลัมน์ที่มีหลายสิบของบิต (เช่นคอลัมน์ 64-bit ใน x8 DDR3 SDRAM และคอลัมน์ 32 บิตใน x4 SDRAM DDR3) จึงสามารถเข้าถึงหน่วยขั้นต่ำของ DRAM จะถูกกำหนดโดยทั่วไปความลึกคอลัมน์.

ผลลัพธ์ (ไทย) 2:

ในระบบคอมพิวเตอร์ประสิทธิภาพสูง จำนวนชิป DRAM แบบ DIMM รูปที่ 1 แสดง JEDEC แบบธรรมดา DRAM ระบบองค์กร DIMM เชื่อมต่อกับตัวควบคุมหน่วยความจำข้อมูล และบัสที่อยู่ และเลือกชิป (CS), นาฬิกาเปิด (CKE), และคำสั่ง (RAS, CAS เรา) สัญญาณ คำสั่ง DRAM เช่นแถวเปิด ธนาคาร precharge อ่าน เขียน ฯลฯ มีถอดรหัส
โดยแถวที่อยู่แฟลช (RAS), คอลัมน์ที่อยู่แฟลช (CAS), และเปิดใช้งานการเขียน (เรา) คำสั่งสัญญาณ สัญญาณ CS ทำให้ชิป DRAM จะยอมรับคำสั่ง DRAM ที่เริ่มต้นจากตัวควบคุมหน่วยความจำ และสัญญาณ CKE ควบคุมโหมดพลังงานของชิป DRAM (เข้า และออกจากโหมด powerdown) DIMM ที่ลงทะเบียน (RDIMM) และ Load-Reduced DIMM (LRDIMM), ที่อยู่ และ CS, CKE และคำสั่งสัญญาณเป็น buffered โดยลงทะเบียนเพื่อลดกำลังออกจากชิพ และสัญญาณของหมุดระหว่างตัวควบคุมหน่วยความจำแบบ DIMM ขณะ Unbuffered DIMM (UDIMM) ไม่สามารถลงทะเบียน DIMM ประกอบด้วยยศ น้อย ซึ่งประกอบด้วยชิพ DRAM หลาย (เช่น 8 x แปดหรือสิบหก x 4 DRAM ชิปต่ออันดับกับฟอร์มบัสข้อมูล 64 บิต หรือ 8 x 9 หรือชิสิบแปด x 4 ฟอร์มรถ 72 บิตข้อมูลกับ ECC) ชิป DRAM ทั้งหมดในพระราชบัญญัติที่อันดับชิเนื่องจากสัญญาณ CS ของชิป DRAM จะติด โดยสัญญาณอันดับเลือกหนึ่งจากตัวควบคุมหน่วยความจำทางตรรกะเป็น DRAM หนึ่งกว้าง สัญญาณ CKE ของชิป DRAM จะยังผูก โดยเปิดใช้สัญญาณนาฬิกาเดียวต่ออันดับ เป็นชิป DRAM จะแบ่งออกเป็นหลายธนาคาร (โดยทั่วไป 4 หรือ 8 ธนาคาร), ซึ่งประกอบด้วยหมื่นแถว แถวแบ่งเป็นคอลัมน์ที่มีบิตหลายสิบหลายร้อย (คอลัมน์ 64 บิตเช่น x 8 DDR3 SDRAM และคอลัมน์ 32 บิต x 4 DDR3 SDRAM) ดังนั้น DRAM ถึงหน่วยขั้นต่ำโดยทั่วไปขึ้นอยู่ลึกคอลัมน์

ผลลัพธ์ (ไทย) 3:

ในระบบการประมวลผล ประสิทธิภาพ สูงจำนวนหนึ่งของชิป DRAM รูปแบบ DIMM รูปที่ 1 แสดงองค์กรระบบ DRAM ทั่วไปข้อกำหนด Jedec โดยข้อกำหนดจำเพาะ - สไตล์ ช่องเสียบ DIMM A คือเชื่อมต่อกับคอนโทรลเลอร์หน่วยความจำที่ผ่านทางรถโดยสารที่อยู่และข้อมูลและเลือกชิป( CS )นาฬิกาเปิดใช้งาน( cke )และคำสั่ง( RAS , CA เรา)สัญญาณ DRAM — Dynamic Random คำสั่งเช่นธนาคารการเปิดใช้งานแถว precharge อ่านเขียนเป็นต้นจะถอดรหัส
โดยแถว - แอดเดรส - ไฟกะพริบ( RAS )คอลัมน์ - แอดเดรส - ,ไฟกะพริบ,( CA )และเขียนสัญญาณเปิดใช้งาน(เรา)คำสั่ง. สัญญาณ CS ทำให้ชิป DRAM — Dynamic Random เพื่อยอมรับคำสั่ง DRAM เริ่มต้นจากคอนโทรลเลอร์หน่วยความจำและสัญญาณ cke การควบคุมโหมดพลังงานของชิป DRAM (การเข้าและออกจากโหมดปิดระบบไม่ถูกต้อง) ลงทะเบียนใน DIMM ( RDIMM )และ load-reduced DIMM ( lrdimm ) CS cke และแอดเดรสและสัญญาณเป็นคำสั่งแบบเต็มบัฟเฟอร์โดยลงทะเบียนเพื่อบรรเทาความจุอยู่นอกชิปและความสมบูรณ์ของสัญญาณของขาระหว่างคอนโทรลเลอร์หน่วยความจำและ DIMM ในขณะที่ไม่มีบัฟเฟอร์แบบ DIMM (ด้วย)ไม่ได้ลงทะเบียน ช่องเสียบ DIMM A ประกอบด้วยหนึ่งหรือมากกว่าเป็นอันดับซึ่งแต่ละแห่งมีชิป DRAM หลาย(เช่น8 x 8 หรือสิบหก x 4 DRAM มันฝรั่งทอดต่อจัดอันดับในแบบฟอร์ม 64 - bit บัสข้อมูลหรือเก้า x 8 หรือ x 4 แปดมันฝรั่งทอดลงในแบบฟอร์ม 72 - bit บัสข้อมูลพร้อมด้วย ECC ) ชิป DRAM ทั้งหมดในแถวเป็นการกระทำตามลำดับเป็นหนึ่งชิป DRAM กว้างตั้งแต่สัญญาณ CS ของชิป DRAM จะได้รับการผูกติดขึ้นมาโดยสัญญาณเลือกอันดับหนึ่งจากคอนโทรลเลอร์หน่วยความจำได้ สัญญาณ cke ของชิป DRAM ได้โดยจะได้รับการผูกติดสัญญาณนาฬิกาเดียวเปิดใช้งานสัญญาณต่ออันดับยังชิป DRAM ที่ถูกแบ่งออกเป็นหลายธนาคาร(โดยทั่วไปแล้ว 4 หรือ 8 แห่ง)ซึ่งแต่ละแห่งจะประกอบด้วยของคนหลายหมื่นคนแถว แถวที่แยกเป็นหลายร้อยของเสาหินพร้อมด้วยคนหลายหมื่นหลายบิต(เช่น 64 - bit คอลัมน์ในคอลัมน์และ 32 - บิต SDRAM x 8 DDR 3 x 4 DDR 3 SDRAM ) ดังนั้นชุดสามารถเข้าถึงได้อย่างน้อยของ DRAM จะถูกกำหนดโดยความลึกของคอลัมน์ที่โดยทั่วไปแล้ว.