• At least +18 dB input amplificati

• At least +18 dB input amplification.
•≥ 500 MHz input bandwidth.
• 100 mV dynamic input range.
• Region of interest data recording at up to 5 Giga-samples per second (GSPS).
• Continuous input sampling at 120 Mega-samples per second (MSPS).
• 10 bit analog-to-digital converter (ADC) resolution.
• Parallel DRS4 readout.
• Digital trigger logic implemented in the field-programmable gate array (FPGA).
• Gigabit Ethernet for communication with the backend.
• Board-to-board communication.

ผลลัพธ์ (ไทย) 1:

•น้อย +18 dB เข้าขยาย •≥ 500 MHz สัญญาณแบนด์• 100 mV เข้าช่วงนั้น•ภูมิภาคสนใจข้อมูลบันทึกที่ถึง 5 กิกะตัวอย่างต่อวินาที (GSPS)•ต่อเนื่องเข้าที่ตัวอย่างร็อค 120 ต่อวินาที (MSPS) การสุ่มตัวอย่าง•ความละเอียดตัวแปลงแอนะล็อกกับแบบดิจิตอล (ADC) 10 บิต• DRS4 ขนาน readout•ดำเนินการในฟิลด์โปรแกรมเกเรย์ (FPGA) ตรรกะทริกเกอร์ดิจิตอล•อีเทอร์เน็ตกิกะบิตสำหรับสื่อสารกับ backend•คณะกรรมการสื่อสาร

ผลลัพธ์ (ไทย) 2:

•อย่างน้อย 18 เดซิเบลขยายการป้อนข้อมูล.
•≥ 500 MHz แบนด์วิดธ์การป้อนข้อมูล.
• 100 mV ช่วงเข้าแบบไดนามิก.
•ภาคที่น่าสนใจในการบันทึกข้อมูลได้ถึง 5 Giga-ตัวอย่างต่อวินาที (โรงแยกก๊าซฯ ).
•การสุ่มตัวอย่างการป้อนข้อมูลอย่างต่อเนื่องที่ 120 Mega- ตัวอย่างต่อวินาที (MSPS).
• 10 บิตอนาล็อกเป็นดิจิตอลแปลง (ADC) ความละเอียด.
•หน้าปัด DRS4 ขนาน.
•ไกตรรกะดิจิตอลดำเนินการในอาร์เรย์ประตูด้านโปรแกรม (FPGA).
•กิกะบิตอีเทอร์เน็ตสำหรับการสื่อสารกับแบ็กเอนด์ .
•คณะกรรมการต่อคณะกรรมการการสื่อสาร

ผลลัพธ์ (ไทย) 3:

- อย่างน้อย 18 dB สัญญาณขยาย .
•≥ 500 MHz สัญญาณแบนด์วิดธ์ .
- 100 หาบใส่ช่วงแบบไดนามิก .
- 1 บันทึกข้อมูลถึง 5 กิกตัวอย่างต่อวินาที ( gsps )
- ต่อเนื่อง ) ที่ใส่ 120 เมกะตัวอย่างต่อวินาที ( msps )
- การแปลงสัญญาณอนาล็อกเป็นดิจิตอลความละเอียด 10 บิต ( ADC ) .
- drs4 ขนาน
อ่าน .ดิจิตอลลอจิก - เรียกใช้ในเขตข้อมูลแบบ Gate Array ( FPGA )
- Gigabit Ethernet สำหรับการสื่อสารกับ backend
-

บอร์ดกระดานสื่อสาร .