Although complete replacement of SR

Although complete replacement of SRAM cache with thesame area STT-RAM cache increases the L2 cache capacity,write operations with no wear-leveling or read prioritytechniques such as early write termination [15] may impose
important challenges especially for write-intensive programs.
To alleviate these problems, we split each cache set into two
arrays: one with large number of STT-RAM lines and the otherwith few SRAM lines. In short, we hope to have a cachepartition with large density and low leakage energy as well aslow latency, low dynamic energy, and high endurance partitionfor write operations. Then using some management policies,
we target to have an ideal cache for applications with various
working set size which dissipates less energy, has comparableperformance with current SRAM cache and ideal lifetime.

ผลลัพธ์ (ไทย) 1:

แต่แทนที่สมบูรณ์ของ SRAM แคมีพื้นที่เดียวแค STT RAM เพิ่มกำลังการผลิตแคช L2 เขียนการดำเนินการกับการไม่สวมใส่ปรับระดับ หรืออ่าน prioritytechniques เช่นอาจกำหนดช่วงเขียนสิ้น [15]ความท้าทายที่สำคัญโดยเฉพาะอย่างยิ่งสำหรับโปรแกรมเร่งรัดเขียน เพื่อบรรเทาปัญหาเหล่านี้ เราแบ่งแคละตั้งเป็นสองเรย์: มีจำนวนมากของรายการ STT RAM และ otherwith SRAM ไม่กี่บรรทัด ในระยะสั้น เราหวังว่าจะมี cachepartition มีความหนาแน่นขนาดใหญ่และเป็น aslow ดีแฝงพลังงานรั่วไหลต่ำ พลังงานต่ำแบบไดนามิก และความอดทนสูง partitionfor เขียนการดำเนินการ แล้ว ใช้นโยบายจัดการบางเรากำหนดเป้าหมายให้การแคเหมาะสำหรับโปรแกรมต่าง ๆขนาดชุดทำงานที่ dissipates พลังงานให้น้อยลง มี comparableperformance แค SRAM ปัจจุบันและอายุการใช้งานสะดวก

ผลลัพธ์ (ไทย) 2:

แม้ว่าทดแทนที่สมบูรณ์ของแคช SRAM มีพื้นที่ thesame แคช STT-RAM เพิ่มความจุแคช L2, เขียนงานโดยไม่มีการปรับระดับการสึกหรอหรืออ่าน prioritytechniques เช่นการเลิกจ้างเขียนต้น [15]
อาจกำหนดความท้าทายที่สำคัญอย่างยิ่งสำหรับโปรแกรมเขียนมาก.
เพื่อบรรเทา
ปัญหาเหล่านี้เราแยกแคชแต่ละชุดเป็นสองอาร์เรย์: หนึ่งที่มีจำนวนมากของสาย STT-RAM และ otherwith SRAM ไม่กี่บรรทัด ในระยะสั้นเราหวังว่าจะมี cachepartition ที่มีความหนาแน่นขนาดใหญ่และการรั่วไหลของพลังงานต่ำเช่นเดียวแฝง aslow พลังงานต่ำแบบไดนามิกและความอดทนสูง partitionfor ดำเนินการเขียน แล้วใช้นโยบายการจัดการบางอย่างที่เรากำหนดเป้าหมายที่จะมีการแคชที่เหมาะสำหรับการใช้งานกับต่าง ๆ ขนาดชุดการทำงานซึ่งกระจายพลังงานน้อยมี comparableperformance กับแคช SRAM ปัจจุบันและอายุการใช้งานที่เหมาะ

ผลลัพธ์ (ไทย) 3:

แม้จะเปลี่ยนที่สมบูรณ์ของ SRAM แคชกับพื้นที่เดียวกัน stt-ram แคชเพิ่มขนาดแคช L2 , เขียนงานกับไม่สวม leveling หรืออ่าน prioritytechniques เช่นต้นเขียนสิ้นสุด [ 15 ] อาจกำหนดความท้าทายที่สำคัญโดยเฉพาะอย่างยิ่งสำหรับ
เขียนโปรแกรมที่เข้มข้น
เพื่อบรรเทาปัญหาเหล่านี้ เราแยกแต่ละชุดแคชเป็น 2
อาร์เรย์ :มีจำนวนมากของ stt-ram เส้นและ otherwith SRAM ไม่กี่เส้น ในสั้น เราหวังว่าจะมี cachepartition ที่มีความหนาแน่นมากและพลังงานการรั่วไหลต่ำเช่นกัน aslow latency ต่ำแบบไดนามิก , พลังงาน และความอดทนสูง partitionfor เขียนงาน แล้วใช้นโยบายการจัดการ
เราเป้าหมายที่จะมีแคชที่เหมาะสำหรับการใช้งานกับต่างๆ
ชุดทำงานขนาดซึ่งกระจายพลังงานน้อยกว่ามี comparableperformance กับปัจจุบัน SRAM แคชและการใช้งานที่เหมาะ