Each core integrates L1 and L2 cach

Each core integrates L1 and L2 cache.

Tiles are arranged in 8 × 8 bi-dimensional
mesh using interconnecting network with 31Tbps data throughput. Chip utilizes 3-way VLIW pipeline for instruction level parallelism. Each tile is able to independently run operating system, or multiple tiles are able to run multiprocessing operating system.
Performance of the chip at 700 MHz is 443.109 Operations Per Second (BOPS).

ผลลัพธ์ (ไทย) 1:

แต่ละหลักรวมแคช L1 และ L2 จัดกระเบื้องในสองมิติ 8 × 8ตาข่ายใช้เชื่อมต่อเครือข่าย ด้วยอัตราความเร็วข้อมูล 31Tbps ชิปที่ใช้ไปป์ไลน์ VLIW 3 ทางสำหรับ parallelism ระดับคำสั่ง กระเบื้องแต่ละจะสามารถเรียกใช้ระบบปฏิบัติการได้อย่างอิสระ หรือหลายแผ่นจะรันระบบปฏิบัติการ multiprocessingประสิทธิภาพของชิพที่ 700 MHz เป็น 443.109 การดำเนินงานต่อที่สอง (BOPS)

ผลลัพธ์ (ไทย) 3:

แต่ละหลักรวม L1 และ L2 แคช

กระเบื้องจะถูกจัดเรียงใน 8 × 8 บิมิติเชื่อมกับเครือข่าย 31tbps
ตาข่ายโดยใช้ข้อมูลอัตรา ชิปใช้ 3 ทาง vliw ท่อสำหรับขนานระดับการเรียนการสอน กระเบื้องแต่ละสามารถอิสระเรียกใช้ระบบปฏิบัติการ หรือกระเบื้องหลายสามารถใช้มัลติโปรเซสเซอร์ระบบปฏิบัติการ .
ประสิทธิภาพของชิปที่ 700 MHz เป็น 443 .109 การดำเนินงานต่อวินาที ( BOPS )