Figure 7: The proposed Half-DRAM mo

Figure 7: The proposed Half-DRAM models with the timing illustration. (a) The logic view of Half-DRAM-1Row and Half-DRAM-2 Row (left) and the row/column control design for Half-DRAM-2Row; (b) Timing diagram to illustrate the relaxation of tFAW as well as the integration of sub-array level parallelism [10] for performance improvement.

ผลลัพธ์ (ไทย) 1:

รูปที่ 7: เสนอ DRAM ครึ่งรูปแบบพร้อมภาพประกอบเวลา (ก)ดูตรรกะ 1Row ครึ่ง-DRAM แถวครึ่ง-DRAM-2 (ซ้าย) และแบบควบคุมแถว/คอลัมน์สำหรับครึ่ง-DRAM-2Row (ข) ไดอะแกรมกำหนดเวลาการแสดงเป็นของ tFAW รวมรวมของอาร์เรย์ย่อยระดับ parallelism [10] การปรับปรุงประสิทธิภาพการทำงาน

ผลลัพธ์ (ไทย) 2:

รูปที่ 7: เสนอรูปแบบ Half-DRAM มีภาพประกอบเวลา (ก) มุมมองตรรกะของ Half-DRAM-1ROW และครึ่ง DRAM-2 แถว (ซ้าย) และควบคุมการออกแบบแถว / คอลัมน์ครึ่ง DRAM-2ROW; (ข) แผนภาพระยะเวลาที่จะแสดงให้เห็นถึงการพักผ่อนของ tFAW เช่นเดียวกับการรวมตัวกันของความเท่าเทียมย่อยระดับแถว [10] สำหรับการปรับปรุงประสิทธิภาพการทำงาน

ผลลัพธ์ (ไทย) 3:

รูปที่ 7 : การเสนอแบบครึ่ง ด้วยเวลาที่ภาพประกอบ ( 1 ) เหตุผลและมุมมองของ half-dram-1row half-dram-2 แถว ( ซ้าย ) และแถว / คอลัมน์ควบคุมการออกแบบเพื่อ half-dram-2row ; ( b ) Timing Diagram เพื่อแสดงความผ่อนคลายของ tfaw เช่นเดียวกับการรวมอาร์เรย์ย่อยระดับขนาน [ 10 ] เพื่อปรับปรุงประสิทธิภาพ