Thank you Mr. Piya. I’d like to beg

Thank you Mr. Piya. I’d like to begin my part. So, Let’s start with the research objective. Let’s now look at this slide which shows the research objectives.
1. To develop an experimental set of digital system design using VHDL with CPLD device, and FPGA.
2. To determine the efficiency of an experimental set of digital system design using VHDL with CPLD device, and FPGA.
Additionally, I’ll describe the research hypothesis. This research is particularly designed for the efficiency of the experimental set of digital system design using VHDL with CPLD and FPGA device which isn’t lower than the criteria set at 80/80 (E1/E2). That covers the objectives.
Now, let’s move on to the research scope. This research has divided the scope into 3 paths such as Population, Sample group and Variables.
The population of this research is the undergraduate students in the Engineering Education (Electronic Engineering) department, Faculty of Industrial Education, King Mongkut’s Institute of Technology Ladkrabang, who enrolled in the digital system design course.
The sample group used in this research is the undergraduate students in the Engineering Education (Electronic Engineering) department, Faculty of Industrial Education, King Mongkut’s Institute of Technology Ladkrabang, who enrolled in the digital system design course as well with simple random sampling method (Simple Random Sampling: SRS) by the number of 20.
Finally, as for the variable of this research, the independent variable is the experimental set of digital system design using VHDL with CPLD and FPGA device. Also, the dependent variable is the efficiency of the experimental set of digital system design using VHDL with CPLD and FPGA device
I finished my part. Now let's move on to the research methodology by Mr. Piya.

ผลลัพธ์ (ไทย) 1:

ขอขอบคุณนายปิยะ อยากจะเริ่มต้นส่วนหนึ่งของฉัน ดังนั้น เริ่มต้นกับวัตถุประสงค์การวิจัย ลองตอนนี้ดูที่ภาพนิ่งนี้ซึ่งแสดงวัตถุประสงค์ของการวิจัย1. การพัฒนาชุดการทดลองออกแบบระบบดิจิตอลโดยใช้ VHDL กับอุปกรณ์ CPLD, FPGA2. เพื่อตรวจสอบประสิทธิภาพของชุดการทดลองออกแบบระบบดิจิตอลโดยใช้ VHDL กับอุปกรณ์ CPLD, FPGA นอกจากนี้ ฉันจะอธิบายสมมติฐานการวิจัย งานวิจัยนี้ถูกออกแบบมาโดยเฉพาะสำหรับประสิทธิภาพของชุดทดลองใช้ VHDL กับอุปกรณ์ CPLD และ FPGA ซึ่งไม่ต่ำกว่าเกณฑ์ที่กำหนด 80/80 (E1/E2) การออกแบบระบบดิจิตอล ที่ครอบคลุมวัตถุประสงค์ตอนนี้ ลองไปในขอบเขตของการวิจัย งานวิจัยนี้ได้แบ่งขอบเขตเป็น 3 เส้นทางเช่นประชากร กลุ่มตัวอย่างและตัวแปรประชากรของการวิจัยนี้คือ นักศึกษาระดับปริญญาตรีในภาคการศึกษาวิศวกรรมศาสตร์ (วิศวกรรมอิเล็กทรอนิกส์) คณะอุตสาหกรรมศึกษา จอมเกล้าสถาบันของเทคโนโลยีเจ้าคุณทหารลาดกระบัง ผู้ลงทะเบียนในหลักสูตรการออกแบบระบบดิจิตอล กลุ่มตัวอย่างที่ใช้ในงานวิจัยนี้คือ นักศึกษาระดับปริญญาตรีในภาคการศึกษาวิศวกรรมศาสตร์ (วิศวกรรมอิเล็กทรอนิกส์) คณะอุตสาหกรรมศึกษา จอมเกล้าสถาบันของเทคโนโลยีเจ้าคุณทหารลาดกระบัง ผู้ลงทะเบียนในระบบดิจิตอลออกแบบหลักสูตรเป็นอย่างดี ด้วยวิธีการสุ่มตัวอย่างแบบสุ่มอย่างง่าย (การสุ่มตัวอย่างแบบสุ่มอย่างง่าย: SRS) โดยจำนวน 20ในที่สุด สำหรับตัวแปรของงานวิจัยนี้ ตัวแปรอิสระเป็นชุดทดลองใช้ VHDL กับอุปกรณ์ CPLD และ FPGA การออกแบบระบบดิจิตอล นอกจากนี้ ตัวแปรขึ้นอยู่กับมีประสิทธิภาพของชุดทดลองใช้ VHDL กับอุปกรณ์ CPLD และ FPGA การออกแบบระบบดิจิตอลฉันเสร็จส่วนหนึ่งของฉัน ตอนนี้ขอไปวิธีวิจัย โดยนายปิยะ

ผลลัพธ์ (ไทย) 2:

ขอบคุณนายปิยะ ฉันต้องการที่จะเริ่มต้นในส่วนของฉัน ดังนั้นขอเริ่มต้นด้วยวัตถุประสงค์การวิจัย ตอนนี้ขอดูสไลด์ซึ่งแสดงให้เห็นวัตถุประสงค์ของการวิจัยนี้.
1 การพัฒนาชุดการทดลองของการออกแบบระบบดิจิตอลโดยใช้ VHDL กับอุปกรณ์ CPLD และ FPGA.
2 การตรวจสอบประสิทธิภาพของชุดการทดลองของการออกแบบระบบดิจิตอลโดยใช้ VHDL กับอุปกรณ์ CPLD และ FPGA.
นอกจากนี้ผมจะอธิบายสมมติฐานการวิจัย งานวิจัยนี้ได้รับการออกแบบโดยเฉพาะอย่างยิ่งสำหรับประสิทธิภาพของชุดการทดลองของการออกแบบระบบดิจิตอลโดยใช้ VHDL กับ CPLD และอุปกรณ์ FPGA ซึ่งเป็นไม่ต่ำกว่าเกณฑ์ที่กำหนดไว้ที่ 80/80 (E1 / E2) ที่ครอบคลุมวัตถุประสงค์.
ตอนนี้ขอย้ายไปยังขอบเขตการวิจัย การวิจัยครั้งนี้ได้แบ่งขอบเขตเป็น 3 เส้นทางดังกล่าวเป็นประชากรกลุ่มตัวอย่างและตัวแปร.
ประชากรการวิจัยครั้งนี้เป็นนักศึกษาระดับปริญญาตรีในการศึกษาวิศวกรรม (Electronic Engineering) ภาควิชาคณะครุศาสตร์อุตสาหกรรม, สถาบันพระจอมเกล้าเทคโนโลยีเจ้าคุณทหารลาดกระบังที่ ลงทะเบียนเรียนในระบบหลักสูตรการออกแบบดิจิตอล.
กลุ่มตัวอย่างที่ใช้ในการวิจัยครั้งนี้เป็นนักศึกษาระดับปริญญาตรีในการศึกษาวิศวกรรม (Electronic Engineering) ภาควิชาคณะครุศาสตร์อุตสาหกรรม, สถาบันเทคโนโลยีพระจอมเกล้าเจ้าคุณทหารลาดกระบังที่ลงทะเบียนเรียนในหลักสูตรการออกแบบระบบดิจิตอล ดีด้วยวิธีการสุ่มอย่างง่าย (ง่ายสุ่ม: SRS) จากจำนวน 20
สุดท้ายเป็นตัวแปรของการวิจัยนี้, ตัวแปรอิสระเป็นชุดการทดลองของการออกแบบระบบดิจิตอลโดยใช้ VHDL กับ CPLD และอุปกรณ์ FPGA นอกจากนี้ตัวแปรตามคือประสิทธิภาพของชุดการทดลองของการออกแบบระบบดิจิตอลโดยใช้ VHDL กับอุปกรณ์ CPLD และ FPGA
ฉันเสร็จส่วนของฉัน ตอนนี้ขอย้ายไปยังวิธีการวิจัยโดยนายปิยะ

ผลลัพธ์ (ไทย) 3:

ขอบคุณ คุณปิยะ . ฉันต้องการที่จะเริ่มต้นเป็นส่วนหนึ่งของฉัน ดังนั้นขอเริ่มต้นด้วยวัตถุประสงค์การวิจัย เรามาดูภาพนิ่งซึ่งแสดงวัตถุประสงค์การวิจัย .
1 การพัฒนาชุดทดลองการออกแบบระบบดิจิตอลโดยใช้ภาษา VHDL กับอุปกรณ์ cpld และ FPGA .
2 เพื่อหาประสิทธิภาพของชุดทดลองการออกแบบระบบดิจิตอลโดยใช้ภาษา VHDL กับอุปกรณ์ cpld และ FPGA .
นอกจากนี้ผมจะอธิบายสมมติฐานการวิจัย งานวิจัยนี้ได้รับการออกแบบโดยเฉพาะอย่างยิ่งสำหรับประสิทธิภาพของชุดทดลองการออกแบบระบบดิจิตอลโดยใช้ภาษา VHDL กับ cpld และ FPGA อุปกรณ์ที่ไม่ต่ำกว่าเกณฑ์ที่กำหนด 80 / 80 ( E1 / E2 ) ที่ครอบคลุมวัตถุประสงค์ .
ตอนนี้ขอย้ายไปยังขอบเขตการวิจัย งานวิจัยนี้ได้แบ่งออกเป็น 3 เส้นทาง ขอบเขต เช่น ประชากรตัวแปรกลุ่มตัวอย่างและ .
ประชากรที่ใช้ในการวิจัย คือ นิสิต นักศึกษา ในการศึกษาวิศวกรรม ( วิศวกรรมอิเล็กทรอนิกส์ ) แผนก คณะครุศาสตร์อุตสาหกรรม สถาบันเทคโนโลยีพระจอมเกล้าเจ้าคุณทหารลาดกระบัง ที่เข้าเรียนในระบบ ดิจิตอล การออกแบบหลักสูตร
กลุ่มตัวอย่างที่ใช้ในการวิจัยครั้งนี้ คือ นักศึกษาในการศึกษาวิศวกรรม ( วิศวกรรมอิเล็กทรอนิกส์ ) แผนก คณะครุศาสตร์อุตสาหกรรม สถาบันเทคโนโลยีพระจอมเกล้าเจ้าคุณทหารลาดกระบัง ที่เข้าเรียนในหลักสูตรการออกแบบระบบดิจิทัลเช่นกัน ด้วยวิธีการสุ่มแบบง่าย ( สุ่ม : SRS ) จำนวน 20 .
ในที่สุด ,สำหรับตัวแปรของการวิจัย ตัวแปรอิสระ คือ ชุดทดลองการออกแบบระบบดิจิตอลโดยใช้ภาษา VHDL กับ cpld และอุปกรณ์ FPGA นอกจากนี้ ตัวแปรตาม คือ ประสิทธิภาพของชุดทดลองการออกแบบระบบดิจิตอลโดยใช้ภาษา VHDL กับ cpld
อุปกรณ์ FPGA และฉันเสร็จส่วนหนึ่งของฉัน ตอนนี้ขอย้ายไปวิจัย โดยนายปิยะ .