Considering the amount of gate coun

Considering the amount of gate counts in implementing all
the functional blocks which could be more than 10 million
gates, and design verification cost with deep sub-micron
process such as 65nm, single chip solution could be
burdensome when quick re-spin is required to support new
features from the market. Assuming that more than half of the
gate count are used for image enhancement processing,
developing a separate chip covering only functional blocks
(left side of Fig. 3) could be more economical and easier to
support new features from the market.

ผลลัพธ์ (ไทย) 1:

พิจารณาจำนวนนับประตูในการดำเนินการทั้งหมดบล็อกการทำงานซึ่งอาจจะมากกว่า 10 ล้านประตู และต้นทุนการตรวจสอบออกแบบกับไมครอนย่อยลึกกระบวนการเช่น 65nm ชิโซลูชันอาจที่เป็นภาระอย่างรวดเร็วเมื่อการหมุนจะต้องสนับสนุนใหม่ลักษณะการทำงานของตลาด สมมติที่มากกว่าครึ่งหนึ่งของการใช้สำหรับเพิ่มประสิทธิภาพของภาพที่ประมวลผล จำนวนประตูพัฒนาชิปที่แยกครอบคลุมเฉพาะทำบล็อก(ด้านซ้ายของ Fig. 3) อาจจะประหยัดมากขึ้น และง่ายขึ้นสนับสนุนคุณลักษณะใหม่ของตลาด

ผลลัพธ์ (ไทย) 2:

พิจารณาจำนวนของการนับประตูในการดำเนินการทุก
หน่วยการทำงานซึ่งอาจจะมากกว่า 10 ล้าน
ประตูและค่าใช้จ่ายในการตรวจสอบการออกแบบที่มีย่อยไมครอนลึก
กระบวนการเช่น 65nm โซลูชั่นชิปตัวเดียวอาจจะเป็น
ภาระหนักเมื่อหมุนอย่างรวดเร็วอีกครั้งจะต้องให้การสนับสนุน ใหม่
คุณสมบัติจากตลาด สมมติว่ามากกว่าครึ่งหนึ่งของ
การนับประตูที่ใช้สำหรับการประมวลผลเพิ่มประสิทธิภาพของภาพ,
การพัฒนาชิปแยกครอบคลุมเพียงบล็อกการทำงาน
(ด้านซ้ายของรูปที่. 3) อาจจะประหยัดมากขึ้นและง่ายต่อการ
สนับสนุนคุณสมบัติใหม่จากตลาด

ผลลัพธ์ (ไทย) 3:

เมื่อพิจารณาจากจำนวนประตูนับในการดำเนินงานทั้งหมด
หน้าที่บล็อกซึ่งอาจจะมากกว่า 10 ล้าน
ประตูเมือง และออกแบบการตรวจสอบค่าใช้จ่ายกับลึกย่อยไมครอน
กระบวนการเช่นเซอร์ โซลูชั่น ชิพเดียวอาจจะยุ่งยาก เมื่อปั่นกันเร็ว

จะต้องสนับสนุนคุณสมบัติใหม่จากตลาด สมมติว่ามากกว่าครึ่งหนึ่งของ
ประตูนับใช้สำหรับการประมวลผลเพิ่มภาพ
พัฒนาชิปแยกครอบคลุมเพียงหน้าที่บล็อก
( ด้านซ้ายของรูปที่ 3 ) อาจจะประหยัดมากขึ้นและง่ายขึ้น

สนับสนุนคุณลักษณะใหม่จากตลาด