B. Pixel Design and LayoutAs discus

B. Pixel Design and Layout
As discussed in the previous section, the 1/ f noise originating
from the SF transistor can be reduced using a SF
with a thinner oxide and lower gate width. From a designer
perspective, this can be achieved by using a thin oxide (1.8 V)
transistor instead of a thick oxide (3.3 V) in the 180 nm CMOS
process used for this work. The sense node needs to be reset
at a voltage higher than 2 V for a good dynamic range and
also to make sure that the sense node attracts efficiently the
charges from the PPD when the potential barrier under the
transfer gate is removed. Yet, the voltage difference between
the gate and the bulk of the thin oxide SF must remain smaller
than 1.8 V. Hence, the bulk voltage of the thin oxide SF must
be shifted. To this purpose a PMOS thin oxide transistor is
chosen. Indeed, the bulk voltage of a PMOS transistor can be
controlled through the n-well connection. An NMOS transistor
with a separated p-well could also be used, but at the cost of
a larger area. Also, a PMOS thin oxide SF usually shows
a lower 1/ f noise parameter K than NMOS in the target
technology nodes. Consequently, the K parameter in (1) is
expected to be lower for the PMOS thin oxide SF. A thick
oxide PMOS row select (RS) transistor is chosen in order to
put it in the same n-well as the SF and optimize the layout
footprint of the in-pixel readout transistors. Fig. 5(a) shows
the schematic of the proposed pixel. The bulk voltage of the
thin oxide PMOS SF is set to VDD at 3.3 V to insure that the
voltage difference between its bulk and the gate (sense node)
is positive and below 1.8 V. The drain voltage of the SF is
connected to (Vlow) which is set to 1.5 V in order to shift
the ground of the SF stage and make sure that the voltage
differences between all the thin oxide SF terminals remain
below 1.8 V. The SF gate is sized to minimize its input-referred
TRN according to 1, which is plotted in Fig. 6 versus the
gate width W and length L. It clearly shows that W should
be chosen as minimum (W = 0.22μm) whereas L should

ผลลัพธ์ (ไทย) 1:

B.การออกแบบพิกเซลตามที่กล่าวไว้ในส่วนก่อนหน้า 1 / เกิดเสียง fจาก SF ทรานซิสเตอร์จะลดลงใช้ใน SFออกไซด์ที่บางและความกว้างประตูล่าง จากนักออกแบบสามารถทำได้ โดยใช้ออกไซด์บาง (1.8 V) ทัศนมิติทรานซิสเตอร์แทนออกไซด์หนา (3.3 V) ในการ 180 nm CMOSกระบวนการที่ใช้สำหรับงานนี้ ต้องรีเซ็ตโหนรู้สึกที่แรงดันที่สูงกว่า 2 V ช่วงแบบไดนามิกดี และนอกจากนี้เพื่อให้แน่ใจว่า โหนรู้สึกดึงดูดได้อย่างมีประสิทธิภาพค่าใช้จ่ายจากการ PPD เมื่อศักย์ภายใต้การโอนย้ายประตูจะถูกเอาออก ยัง แรงดันไฟฟ้าที่แตกต่างกันประตูและจำนวนมากของออกไซด์บาง ๆ SF ต้องยังคงมีขนาดเล็กกว่า 1.8 V. Hence แรงดันไฟฟ้าจำนวนมากของออกไซด์บาง ๆ SF ต้องสามารถเลื่อน เพื่อวัตถุประสงค์นี้ เป็นทรานซิสเตอร์ออกไซด์บาง ๆ แบบ PMOSเลือก จริง แรงดันไฟฟ้าจำนวนมากของทรานซิสเตอร์แบบ PMOS สามารถควบคุมผ่านการเชื่อมต่อเช่น n มีทรานซิสเตอร์ NMOSกับ p-ดีแยกสามารถใช้ แต่ที่ cost ของพื้นที่ใหญ่กว่า นอกจากนี้ แบบ PMOS บางออกไซด์ SF มักจะแสดงล่าง 1 / f เสียงพารามิเตอร์ K กว่า NMOS ในเป้าหมายเทคโนโลยีโหน ดังนั้น คือพารามิเตอร์ K ใน (1)คาดว่าจะต่ำกว่าสำหรับออกไซด์บาง ๆ PMOS SF ความหนาออกไซด์ PMOS แถวเลือก (RS) ทรานซิสเตอร์ถูกเลือกเพื่อให้ใส่ใน n เช่นเดียวกันเป็น SF และเพิ่มประสิทธิภาพของโครงร่างรอยเท้าของทรานซิสเตอร์ในพิกเซล รูปแสดง 5(a)schematic ของพิกเซลเสนอ แรงดันไฟฟ้าจำนวนมากของการออกไซด์บาง PMOS SF ตั้ง VDD ที่ 3.3 V ประกันที่แรงดันไฟฟ้าขนาดใหญ่และประตู (โหนดรู้สึก) แตกต่างกันเป็นบวก และ ล่าง 1.8 V เป็น SF แรงดันท่อระบายน้ำเชื่อมต่อกับ (Vlow) ซึ่งถูกตั้งค่าเป็น 1.5 V เพื่อเลื่อนพื้นดินของ SF เวที และให้แน่ใจว่าแรงดันไฟฟ้าความแตกต่างระหว่างขั้ว SF ออกไซด์บาง ๆ ยังคงอยู่ด้านล่าง 1.8 V ประตู SF มีขนาดเพื่อลดการป้อนข้อมูลเรียกTRN ตาม 1 ที่พล็อตในรูปที่ 6 เมื่อเทียบกับการความกว้างประตู W และยาว l มันแสดงให้เห็นชัดเจนว่า W ควรจะเลือกเป็นอย่างน้อย (W = 0.22μm) ในขณะที่ L ควร

ผลลัพธ์ (ไทย) 2:

บีพิกเซลออกแบบและรูปแบบ
ตามที่กล่าวไว้ในส่วนก่อนหน้านี้เสียง 1 / F มีต้นกำเนิดมา
จากเอสเอฟทรานซิสเตอร์สามารถลดการใช้เอสเอฟ
ที่มีออกไซด์ทินเนอร์และความกว้างของประตูที่ต่ำกว่า จากการออกแบบ
มุมมองนี้สามารถทำได้โดยใช้ออกไซด์บาง (1.8 V)
ทรานซิสเตอร์แทนออกไซด์หนา (3.3 V) ใน CMOS 180 นาโนเมตร
กระบวนการที่ใช้สำหรับงานนี้ โหนดความรู้สึกที่จะต้องมีการตั้งค่า
ที่แรงดันไฟฟ้าที่สูงขึ้นกว่า 2 V สำหรับช่วงแบบไดนามิกที่ดีและ
ยังเพื่อให้แน่ใจว่าโหนดความรู้สึกดึงดูดอย่างมีประสิทธิภาพ
ค่าใช้จ่ายจาก PPD เมื่ออุปสรรคที่อาจเกิดขึ้นภายใต้
ประตูการถ่ายโอนจะถูกลบออก แต่ความแตกต่างของแรงดันไฟฟ้าระหว่าง
ประตูและเป็นกลุ่มของออกไซด์บาง SF จะต้องยังคงมีขนาดเล็ก
กว่า 1.8 โวลต์ดังนั้นแรงดันไฟฟ้าที่เป็นกลุ่มของออกไซด์บาง SF ต้อง
ขยับตัว เพื่อจุดประสงค์นี้พีมอสทรานซิสเตอร์บางออกไซด์
ได้รับการแต่งตั้ง ที่จริงที่แรงดันไฟฟ้าที่เป็นกลุ่มของทรานซิสเตอร์ PMOS สามารถ
ควบคุมผ่านการเชื่อมต่อ N-ดี ทรานซิสเตอร์ NMOS
กับแยก P-อย่างดีนอกจากนี้ยังสามารถนำมาใช้ แต่ค่าใช้จ่ายของ
พื้นที่ขนาดใหญ่ นอกจากนี้บาง PMOS ออกไซด์ SF มักจะแสดงให้เห็นว่า
ต่ำกว่า 1 / F K พารามิเตอร์เสียงกว่า NMOS ในเป้าหมาย
โหนดเทคโนโลยี ดังนั้นพารามิเตอร์ K (1) เป็นที่
คาดว่าจะลดลงสำหรับ PMOS ออกไซด์บาง SF หนา
แถวออกไซด์ PMOS เลือก (RS) ทรานซิสเตอร์ถูกเลือกเพื่อที่จะ
นำมาใส่ในเดียวกัน N-เดียวกับเอสเอฟและเพิ่มประสิทธิภาพของรูปแบบ
การปล่อยในพิกเซลทรานซิสเตอร์มิเตอร์ที่อ่านได้ มะเดื่อ. 5 (ก) แสดง
แผนผังของพิกเซลที่นำเสนอ แรงดันไฟฟ้าที่เป็นกลุ่มของ
ออกไซด์บางพีมอสเอสเอฟถูกตั้งค่าให้ VDD ที่ 3.3 V เพื่อประกันว่า
ความแตกต่างของแรงดันไฟฟ้าระหว่างกลุ่มและประตู (ความรู้สึกโหนด) ของมัน
เป็นบวกและด้านล่าง 1.8 โวลต์แรงดันท่อระบายน้ำของเอสเอฟมีการ
เชื่อมต่อกับ (Vlow ) ซึ่งเป็นชุดที่ 1.5 โวลต์เพื่อเปลี่ยน
พื้นดินของขั้นตอนที่เอสเอฟและทำให้แน่ใจว่าแรงดันไฟฟ้าที่
แตกต่างระหว่างทั้งบางออกไซด์อาคารเอสเอฟยังคงอยู่
ด้านล่าง 1.8 โวลต์เอสเอฟประตูมีขนาดที่จะลดการป้อนข้อมูลของมันเรียก
TRN ตาม 1 ซึ่งเป็นพล็อตในรูป 6 เมื่อเทียบกับ
ประตูกว้าง W และระยะเวลาในแอลมันแสดงให้เห็นชัดเจนว่า W ควร
ได้รับการแต่งตั้งเป็นขั้นต่ำ (W = 0.22μm) ในขณะที่ L ควร

ผลลัพธ์ (ไทย) 3:

B . ออกแบบและรูปแบบพิกเซลตามที่กล่าวไว้ในส่วนก่อนหน้านี้ 1 / F เสียงที่เกิดจากจาก SF ทรานซิสเตอร์สามารถลดการใช้เอสเอฟกับทินออกไซด์และล่างประตูกว้าง จากนักออกแบบมุมมองนี้สามารถทำได้โดยใช้ออกไซด์บาง ( 1.8 V )ทรานซิสเตอร์แทนของออกไซด์หนา ( 3.3 V ) ใน 180 nm CMOSกระบวนการที่ใช้สำหรับงานนี้ ความรู้สึกโหนดต้องรีเซ็ตที่แรงดันสูงกว่า 2 V สำหรับดีช่วงไดนามิคและนอกจากนี้เพื่อให้แน่ใจว่ามีประสิทธิภาพดึงดูดความรู้สึกปมค่าธรรมเนียมจาก PPD เมื่อเกิดอุปสรรคภายใต้ประตูโอนจะถูกเอาออก แต่แรงดันต่างกันประตูและเป็นกลุ่มของ SF ออกไซด์บาง ๆยังคงต้องเล็กกว่า 1.8 โวลต์ ดังนั้น แรงดันของ SF ออกไซด์บาง ต้องจะเปลี่ยนไป เพื่อวัตถุประสงค์นี้เป็น pmos ผอมออกไซด์ทรานซิสเตอร์คือเลือก แน่นอน , แรงดันไฟฟ้าของทรานซิสเตอร์ pmos สามารถะควบคุมผ่านการเชื่อมต่อ การ nmos ทรานซิสเตอร์ด้วยการแยก p-well ยังอาจจะใช้ แต่ที่ค่าใช้จ่ายของพื้นที่ขนาดใหญ่ นอกจากนี้ pmos บางไซด์ SF มักจะแสดงต่ำกว่า 1 / F เสียงพารามิเตอร์ K กว่า nmos ในเป้าหมายโหนดเทคโนโลยี ดังนั้น ค่า K ( 1 )คาดว่าจะลดลงสำหรับ pmos บางไซด์ SF . หนาออกไซด์ pmos แถวเลือก ( RS ) ทรานซิสเตอร์จะถูกเลือกเพื่อใส่ในะเดียวกับ SF และปรับเค้าโครงในรอยเท้าของพิกเซลบนทรานซิสเตอร์ ภาพที่ 5 ( ) แสดงวงจรของการเสนอพิกเซล แรงดันไฟฟ้าที่เป็นกลุ่มของบางก pmos SF เป็นชุด VDD ที่ 3.3 V ที่จะประกันว่าความแตกต่างของแรงดันระหว่างกลุ่มและประตู ( รู้สึกโหนด )เป็นบวกและด้านล่าง 1.8 V . ท่อระบายแรงดันของ SF คือเชื่อมต่อกับ ( vlow ) ซึ่งเป็นชุด 1.5 V เพื่อเปลี่ยนพื้นของ SF เวทีและให้แน่ใจว่าแรงดันความแตกต่างระหว่างทั้งหมดบางไซด์ SF ขั้วยังคงอยู่ด้านล่าง 1.8 โวลต์ประตู SF ขนาดเพื่อลดสัญญาณของเรียกว่าtrn ตาม 1 ซึ่งจะวางแผนในรูปที่ 6 เมื่อเทียบกับประตูกว้างและความยาว L . w w มันแสดงให้เห็นชัดเจนว่าควรได้รับเลือกเป็นอย่างน้อย ( W = 0.22 μ M ) ขณะที่ผมควรจะ