Abstract—Silicon technology scaling

Abstract—Silicon technology scaling is continuously enabling denser
integration capabilities. However, this comes at the expense of higher
variability and susceptibility to wear-out. With an escalating number of
on-chip components expected to be defective in near-future chips, modern
parallel systems, such as Chip Multi-Processors (CMP), become especially
vulnerable to these faults. Just a single link failure in the underlying
Network on-Chip (NoC) may cause inter-tile communication to halt and
even deadlock, rendering the chip useless. While fault-tolerant routing
schemes do exist, they can only handle a finite number of link faults.
In this paper, we address permanent wire failures which can occur in
on-chip parallel links at manufacture-time or while in operation. Instead
of marking the entire link as faulty, we present a methodology where the
Partially Faulty Link (PFL) can still be used to transfer data between NoC
routers, thus maintaining network connectivity, extending the yield and
lifetime of the chip, and allowing for graceful performance degradation.
To achieve this, we devise architectural augmentations both to the router
and link micro-architectures, along with link fault detection, diagnosis,
and re-configuration at the level of wire granularity. Statistical link-level
fault models present the usability of PFLs, while relevant load-balancing
routing algorithms and low-cost re-transmission mechanisms are also
presented and coupled to the proposed architecture. Hardware synthesis
demonstrates the feasibility of the proposed extensions to the base NoC
architecture. Results obtained from full-system simulations show that
high-performance NoCs are realizable in the presence of PFLs.

ผลลัพธ์ (ไทย) 1:

นามธรรมเช่นซิลิคอนขนาดเทคโนโลยีอยู่อย่างต่อเนื่องเปิด denserความสามารถในการรวม อย่างไรก็ตาม นี้มาที่ expense ของสูงความแปรผันและง่ายสวมใส่ออก ด้วย escalating จำนวนส่วนประกอบบนชิคาดว่าจะมีข้อบกพร่องในใกล้อนาคตชิ ทันสมัยระบบควบคู่กัน เช่นชิมัลติโปรเซสเซอร์ (CMP), เป็นอย่างยิ่งขอข้อบกพร่องเหล่านี้ เพียงลิงค์เดียวความล้มเหลวในตัวเครือข่ายบนชิป (NoC) อาจทำให้เกิดการสื่อสารระหว่างกระเบื้องหยุด และว่าการชะงักงัน แสดงชิปไร้ประโยชน์ สายงานการผลิตในขณะที่ทนต่อมีแผนงาน พวกเขาสามารถจัดการเฉพาะจำนวนข้อบกพร่องลิงค์จำกัดในเอกสารนี้ เราอยู่สายถาวรความล้มเหลวซึ่งอาจเกิดขึ้นได้บนชิปพร้อมลิงค์ ใน ขณะผลิต หรือ ในการดำเนินงาน แทนของเครื่องหมายการเชื่อมโยงทั้งหมดเป็นความผิดพลาด เรานำเสนอวิธีการที่จะบางส่วนเชื่อมโยงผิดพลาด (PFL) คุณยังคงสามารถใช้ถ่ายโอนข้อมูลระหว่าง NoCเราเตอร์ จึงรักษาการเชื่อมต่อเครือข่าย ขยายจากผลตอบแทน และอายุการใช้งานของชิพ และการลดประสิทธิภาพที่สง่างามเพื่อให้บรรลุนี้ เราได้ประดิษฐ์สถาปัตยกรรม augmentations ทั้งสองไปยังเราเตอร์และเชื่อมโยงไมโครสถาปัตยกรรม พร้อมกับเชื่อมโยงข้อบกพร่องตรวจ วินิจฉัยและตั้งค่าคอนฟิกใหม่ระดับส่วนประกอบสาย เชื่อมโยงระดับสถิติข้อบกพร่องรุ่นปัจจุบันใช้ของ PFLs ขณะที่เกี่ยวข้องสมดุลอัลกอริทึมที่สายงานการผลิตและกลไกการส่งข้อมูลใหม่ต้นทุนต่ำนำเสนอ และควบคู่กับสถาปัตยกรรมนำเสนอ การสังเคราะห์ฮาร์ดแวร์แสดงให้เห็นถึงความเป็นไปได้ของส่วนขยาย NoC ฐานเสนอสถาปัตยกรรม แสดงผลลัพธ์ที่ได้จากการจำลองระบบเต็มที่ด้านประสิทธิภาพสูง realizable ในต่อหน้าของ PFLs ได้

ผลลัพธ์ (ไทย) 2:

ปรับเทคโนโลยีบทคัดย่อ-Silicon
อย่างต่อเนื่องช่วยให้ทึบสามารถบูรณาการ
แต่นี้มาที่ค่าใช้จ่ายที่สูงขึ้นของความแปรปรวนและความไวต่อการสวมใส่ออก และด้วยจำนวนที่เพิ่มขึ้นขององค์ประกอบบนชิปคาดว่าจะมีข้อบกพร่องในชิปอนาคตอันใกล้ที่ทันสมัยระบบคู่ขนานเช่นชิปมัลติโปรเซสเซอร์(CMP) กลายเป็นโดยเฉพาะอย่างยิ่งความเสี่ยงที่จะผิดพลาดเหล่านี้ เพียงแค่ความล้มเหลวในการเชื่อมโยงเดียวในพื้นฐานเครือข่ายบนชิป (NOC) อาจทำให้เกิดการสื่อสารระหว่างกระเบื้องที่จะหยุดและแม้กระทั่งการหยุดชะงักการกระทำชิปไร้ประโยชน์ ในขณะที่การกำหนดเส้นทางความผิดพลาดแผนการทำอยู่พวกเขาสามารถจัดการกับจำนวน จำกัด ของความผิดพลาดการเชื่อมโยง. ในบทความนี้เราอยู่ที่ความล้มเหลวของสายการถาวรซึ่งสามารถเกิดขึ้นได้บนชิปแบบคู่ขนานที่เชื่อมโยงการผลิตเวลาหรือในขณะที่ในการดำเนินงาน แทนของเครื่องหมายการเชื่อมโยงทั้งหมดเป็นความผิดพลาดของเรานำเสนอวิธีการที่เชื่อมโยงความผิดพลาดบางส่วน(PFL) ยังสามารถใช้ในการถ่ายโอนข้อมูลระหว่าง NOC เราเตอร์ดังนั้นการรักษาเชื่อมต่อเครือข่ายขยายผลผลิตและอายุการใช้งานของชิปและเพื่อให้สง่างามการเสื่อมประสิทธิภาพ. เพื่อให้บรรลุนี้เราประดิษฐ์ augmentations สถาปัตยกรรมทั้งกับเราเตอร์และเชื่อมโยงสถาปัตยกรรมไมโครพร้อมกับตรวจสอบความผิดการเชื่อมโยงการวินิจฉัยและการปรับโครงสร้างในระดับของเมล็ดลวด การเชื่อมโยงทางสถิติระดับรูปแบบการใช้งานที่นำเสนอความผิดของ PFLs ขณะที่เกี่ยวข้องดุลการโหลดขั้นตอนวิธีการกำหนดเส้นทางและต้นทุนต่ำกลไกการส่งผ่านอีกครั้งนอกจากนี้ยังนำเสนอและคู่กับสถาปัตยกรรมที่นำเสนอ การสังเคราะห์ฮาร์ดแวร์แสดงให้เห็นถึงความเป็นไปได้ของนามสกุลเสนอเพื่อ NOC ฐานสถาปัตยกรรม ผลที่ได้รับจากการจำลองเต็มรูปแบบระบบแสดงให้เห็นว่าNOCs ที่มีประสิทธิภาพสูงมีความว่าในการปรากฏตัวของ PFLs

ผลลัพธ์ (ไทย) 3:

ปรับซิลิคอนและเทคโนโลยีอย่างต่อเนื่องทำให้ denser
บูรณาการความสามารถ อย่างไรก็ตาม มาถึงที่ค่าใช้จ่ายสูงและความแปรปรวน
เกิดการสึกหรอ ด้วยการเพิ่มจำนวน
ส่วนประกอบบนคาดว่าจะบกพร่องในใกล้ชิปในอนาคต ระบบคู่ขนานที่ทันสมัย
เช่นชิปมัลติโปรเซสเซอร์ ( CMP ) กลายเป็นโดยเฉพาะอย่างยิ่ง
เสี่ยงต่อความผิดพลาดเหล่านี้แค่ลิงค์เดียวความล้มเหลวในต้นแบบ
เครือข่ายบนชิป ( โป๊ ) อาจทำให้การสื่อสารระหว่างกระเบื้อง เพื่อหยุดและ
แม้แต่การหยุดชะงัก , การแสดงผลชิปที่ไร้ประโยชน์ ในขณะที่ ) เส้นทาง
โครงร่างมีอยู่ พวกเขาสามารถจัดการกับจำนวนที่จำกัดของการเชื่อมโยงความผิด .
ในกระดาษนี้เราที่อยู่ความล้มเหลวลวดถาวรซึ่งสามารถเกิดขึ้นได้ในการเชื่อมโยงที่ผลิต
บนขนานหรือในขณะที่ในการดำเนินงานแทน
ของเครื่องหมายลิงค์ทั้งหมดเป็นความผิดพลาด เราเสนอวิธีการที่
ผิดพลาดบางส่วน ลิงค์ ( pfl ) ยังสามารถใช้ในการถ่ายโอนข้อมูลระหว่างน็อค
เราเตอร์เชื่อมต่อเครือข่าย ดังนั้น การขยายอายุการใช้งานของผลผลิตและ
ชิป และให้ประสิทธิภาพการย่อยสลายสง่างาม .
เพื่อให้บรรลุ เราประดิษฐ์สถาปัตยกรรม augmentations ทั้งเราเตอร์
และลิงค์ Micro สถาปัตยกรรมพร้อมกับลิงค์ผิดตรวจสอบ วินิจฉัย และค่า
อีกครั้งที่ระดับ granularity ลวด . ทางสถิติที่ระดับ .
ลิงค์ผิดรุ่นปัจจุบันการใช้งานของ pfls ในขณะที่โหลดที่สมดุล
เส้นทางขั้นตอนวิธีและต้นทุนต่ำจะส่งผ่านกลไกยัง
แสดงคู่กับการนำเสนอสถาปัตยกรรม
การสังเคราะห์ฮาร์ดแวร์แสดงให้เห็นถึงความเป็นไปได้ของการเสนอให้ขยายน็อค
ฐานสถาปัตยกรรม จากผลการจำลองระบบแสดงให้เห็นว่า ประสิทธิภาพสูง มีเต็ม
NOCs realizable ในการแสดงตนของ pfls .