At every clock cycle, a 32-bit data

At every clock cycle, a 32-bit data is transferred from every instantiated module in a consequtive manner such that it takes 16 clock cycles to complete the 512-bit data transfer.

The first module is working correctly, but the second module is not. Data is being written to and read from memory correctly at every clock cycle, but the 'word_output' register is not getting updated as long as memory write is taking place. So it remains undefined for as long as 'we' is asserted. However, it is getting updated during memory reads. Please guide

ผลลัพธ์ (ไทย) 1:

ในทุก ๆ รอบของนาฬิกา ข้อมูล 32 บิตถูกโอนย้ายจากโมดูลเริ่มต้นทุกอย่าง consequtive ที่ใช้เวลา 16 นาฬิการอบการโอนย้ายข้อมูล 512 บิตโมแรกทำงานอย่างถูกต้อง แต่ไม่มีโมสอง ข้อมูลการเขียน และอ่านจากหน่วยความจำอย่างถูกต้องในทุกวงจรนาฬิกา แต่การลงทะเบียน 'word_output' ไม่รับอยู่ตราบใดที่ใช้เวลาเขียนหน่วยความจำ ดังนั้น จะยังคงไม่ได้กำหนดสำหรับตราบเท่าที่ 'เรา' เป็นคน อย่างไรก็ตาม มันถูกการใช้ระหว่างการอ่านหน่วยความจำ กรุณาแนะนำ

ผลลัพธ์ (ไทย) 2:

ในรอบสัญญาณนาฬิกาทุกข้อมูล 32 บิตจะถูกโอนจากทุกโมดูล instantiated ในลักษณะ consequtive ดังกล่าวว่าจะใช้เวลา 16 รอบนาฬิกาเพื่อให้การถ่ายโอนข้อมูล 512 บิต. โมดูลแรกคือการทำงานอย่างถูกต้อง แต่โมดูลที่สองไม่ได้ ข้อมูลจะถูกเขียนและอ่านจากหน่วยความจำอย่างถูกต้องในทุกรอบสัญญาณนาฬิกา แต่ 'word_output' ลงทะเบียนไม่ได้รับการปรับปรุงเป็นระยะเวลาที่เป็นหน่วยความจำในการเขียนคือการที่ ดังนั้นมันก็ยังคงไม่ได้กำหนดให้นานที่สุดเท่าที่เรา 'ถูกกล่าวหา แต่ก็จะได้รับการปรับปรุงในระหว่างหน่วยความจำอ่าน โปรดให้คำแนะนำ

ผลลัพธ์ (ไทย) 3:

ทุกวงจรนาฬิกา , 32 บิตข้อมูลจะถูกโอนจากทุก instantiated โมดูลในลักษณะดังกล่าวที่ใช้ติดต่อกัน 16 รอบนาฬิกาเพื่อให้ 512 บิตการถ่ายโอนข้อมูล .

โมดูลแรกทำงานอย่างถูกต้อง แต่โมดูลที่สองไม่ได้ ข้อมูลจะถูกเขียนและอ่านจากหน่วยความจำอย่างถูกต้องในทุกนาฬิการอบแต่ word_output ' ' ลงทะเบียน จะไม่ได้รับการปรับปรุงตราบเท่าที่ความทรงจำเขียนเป็นสถานที่ถ่าย ดังนั้นจึงยังคง undefined ตราบเท่าที่ ' เรา ' กล่าวหา . อย่างไรก็ตาม , มันได้รับการปรับปรุงในหน่วยความจำอ่าน ช่วยแนะนำ