The control algorithm was implement

The control algorithm was implemented in a Xilinx Spartan 3E FPGA XC3S250E chip. The average connection delay for
the design is 12.006 ns, of which, 66.4% was logic delay and 33.6% was due to route and placing.The maximum
frequency of this design is 83.291 MHz. The controller,comparator,PWM generator and the encoder interfacing modules
have been implemented in the FPGA. The entire system has been implemented using the Xilinx ISE 8.1 i as a tool and
simulated using ModelSim Simulator 5.4a.

ผลลัพธ์ (ไทย) 1:

อัลกอริทึมควบคุมถูกนำมาใช้ในชิปที่ Xilinx FPGA XC3S250E 3E หน่อย ความล่าช้าเฉลี่ยเชื่อมต่อสำหรับการออกแบบเป็น 12.006 ns ที่ 66.4% ถูกตรรกะความล่าช้า และ 33.6% เกิดจากกระบวนการผลิตและวาง สูงสุดความถี่ของการออกแบบนี้คือ 83.291 MHz ตัวควบคุม comparator เครื่องกำเนิดไฟฟ้า PWM และเข้าเชื่อมโมดูลมีการนำมาใช้ใน FPGA มีการใช้ระบบทั้งหมดใช้ 8.1 อิเสะ Xilinx ฉันเป็นเครื่องมือ และจำลองโดยใช้โปรแกรมจำลอง ModelSim 5.4a

ผลลัพธ์ (ไทย) 2:

ขั้นตอนวิธีการควบคุมที่ถูกนำมาใช้ในสปาร์ตัน 3E Xilinx FPGA ชิป XC3S250E การเชื่อมต่อความล่าช้าเฉลี่ยสำหรับการออกแบบเป็น 12.006 ns การแห่งที่ 66.4% ล่าช้าเป็นตรรกะและ 33.6% เป็นผลมาจากเส้นทางและ placing.The สูงสุดความถี่ของการออกแบบนี้เป็น83.291 MHz ตัวควบคุม, เปรียบเทียบ, เครื่องกำเนิดไฟฟ้า PWM และการเข้ารหัสการเชื่อมต่อโมดูลได้รับการดำเนินการในFPGA ระบบทั้งหมดได้รับการดำเนินการใช้ Xilinx ISE 8.1 ฉันเป็นเครื่องมือและการจำลองการใช้ModelSim จำลอง 5.4a

ผลลัพธ์ (ไทย) 3:

อัลกอริทึมควบคุมดำเนินการในสปาร์ตา xc3s250e 3E วงจร FPGA ชิป ความล่าช้าในการเชื่อมต่อเฉลี่ย
ออกแบบ 12.006 NS ที่ร้อยละ 66.4 ตรรกะล่าช้าและ 33.6 % เนื่องจากเส้นทางและการวางสูงสุด
ความถี่ของการออกแบบนี้คือ 83.291 MHz ควบคุม , เปรียบเทียบ , Generator PWM และเข้ารหัสการเชื่อมต่อโมดูล
ถูกพัฒนาใน FPGAทั้งระบบได้ถูกพัฒนาโดยใช้วงจร ISE 8.1 ผมเป็นเครื่องมือและ
) ใช้ modelsim จำลอง 5.4a .