REFERENCES [1] ITRS: International

R
EFERENCES
[1] ITRS: International Technology Roadmap for Semiconductor, 2008
report, http://www.itrs.net/link/2008ITRS/home2008.htm
[2] CACTI: An integrated cache and memory access time, cycle time, area,
leakage, and dynamic power model. Ver. 5.3. Retrieved in June 2010
from: http://www.hpl.hp.com/research/cacti/
[3] C. Bienia and K. Li, “PARSEC 2.0: a new benchmark suite for chipmultiprocessors,”
In the
Workshop
on Modeling,
Benchmarking and

Simulation,
2009.

[4] A. Driskill-Smith, “Latest advances and future prospects of STT-RAM,”
Presentaed at Non-Volatile Memories Workshop. April 2010, Avialable
at http://nvmw.ucsd.edu/2010/documents/Driskill-Smith_Alexander.pdf.
[5] B. Lee, E. Ipek, O. Mutlu, and D. Burger, “Architecting phase change
memory as a scalable DRAM alternative,” In ISCA, 2009.
[6] S. Lee, et al, “FlexFS: a flexible flash file system for MLC NAND flash
memory,” In USENIX, 2009.
[7] P.S. Magnusson, “Simics: a full system simulation platform,”
Computers. 35(2), 2002, pp. 50-58.
[8] M.M.K. Martin, et al, “Multifacet general execution-driven
multiprocessor simulator (GEMS) toolset,” CAN, 2005.
[9] M.K. Qureshi, et al. “Enhancing lifetime and security of PCM-based
main memory with start-gap wear leveling,” In MICRO, 2009, pp. 14-23.
[10] D. Rolan, B.B. Fraguela, and R. Doallo, “Adaptive line placement with
set balancing cache,” In MICRO.
[11] C.W. Smullen, et al., “Relaxing Non-volatility for fast and energy-
efficient STT-RAM caches,” In HPCA 2011.
[12] G. Sun, et al. “A novel architecture of the 3D stacked STT-RAM L2
cache for CMPs,” In HPCA, 2008, pp. 239-249.
[13] X. Wu, et al, “Hybrid cache architecture with disparate memory
technologies,” In ISCA, 2010, pp. 34-45.
[14] X. Wu, et al. “Power and performance of read-write aware hybrid cache
with non-volatile memories,” In DATE
, 2009.
[15] P.
Zhou, B. Zhao, J. Yang, and Y. Zhang, “Energy reduction for STT-
RAM using early write termination,” In ICCAD, 2010, pp. 264-268

ผลลัพธ์ (ไทย) 1:

REFERENCES [1] ITRS: แผนเทคโนโลยีนานาชาติสารกึ่งตัวนำ 2008รายงาน http://www.itrs.net/link/2008ITRS/home2008.htm [2] แคคตัส: การรวมแคชและหน่วยความจำเข้าถึงเวลา รอบเวลา ที่ตั้งรั่ว และแบบจำลองพลังงานแบบไดนามิก 5.3 ไม่ เรียกในเดือน 2010 มิถุนายนจาก: http://www.hpl.hp.com/research/cacti/ [3] C. Bienia และคุณลี่, " PARSEC 2.0: ชุดมาตรฐานใหม่สำหรับ chipmultiprocessors,"ในประชุมเชิงปฏิบัติการในการสร้างโมเดลในการแข่งขัน และการจำลอง2009[4] A. Driskill-สมิธ "ความก้าวหน้าล่าสุดและแนวโน้มในอนาคตของ STT-รามPresentaed ในความทรงจำที่ไม่ระเหยเชิง 2553 เมษายน Avialableที่ http://nvmw.ucsd.edu/2010/documents/Driskill-Smith_Alexander.pdf [5] บีลี E. Ipek โอ Mutlu และ D. เบอร์เกอร์ "Architecting ขั้นตอนการเปลี่ยนแปลงจำเป็น DRAM ที่สามารถปรับเลือก ใน ISCA, 2009 [6] ลี S., et al, " FlexFS: ระบบยืดหยุ่นไฟล์แฟลชสำหรับแฟลช MLC NANDหน่วยความจำ ใน USENIX, 2009 [7] ป.ล. Magnusson, " Simics: แพลตฟอร์มที่จำลองระบบเต็มรูปแบบ,"คอมพิวเตอร์ 35(2), 2002 นำ 50-58 [8] M.M.K. มาร์ติน et al, "Multifacet ทั่วไปการดำเนินการขับเคลื่อน มัลติโปรเซสเซอร์จำลอง (อัญมณี) งาน สามารถ 2005[9] สุ Qureshi, et al. "Enhancing อายุการใช้งานและความปลอดภัยโดยใช้ PCM หน่วยความจำหลัก ด้วยช่องว่างเริ่มใส่ปรับระดับ ใน 2009 นำ 14-23 ไมโคร[10] D. Rolan, Fraguela บีบีบิวล์ดิ้ง และ R. Doallo "ตำแหน่งบรรทัดที่เหมาะสมกับ ตั้งค่าดุลแค ในไมโคร [11] C.W. Smullen, et al., "Relaxing Non-ผันผวนอย่างรวดเร็วและพลังงาน-มีประสิทธิภาพ STT-รามมมาก ใน HPCA 2011[12] กรัมซัน et al. "เป็นนวนิยายสถาปัตยกรรม L2 STT RAM ซ้อน 3D แคชสำหรับ CMPs ใน HPCA, 2008 นำ 239-249[13] x. อัพวู et al "ไฮบริแคสถาปัตยกรรม มีหน่วยความจำที่แตกต่างกัน เทคโนโลยี ใน ISCA, 2010 นำ 34-45[14] x. อัพวู et al. "พลังงานและประสิทธิภาพของแคชไฮบริดตระหนักถึงอ่านเขียน ด้วยไม่ใช่ระเหยความทรงจำ ในวัน, 2009[15] พี โจว B. เจียว ยางเจ และ Y. เตียว "การลดพลังงานสำหรับ STTใช้ RAM ก่อนเขียนสิ้น ICCAD, 2010 นำ 264-268

ผลลัพธ์ (ไทย) 2:

R
EFERENCES
[1] ITRs: ผังเทคโนโลยีนานาชาติสำหรับเซมิคอนดักเตอร์, 2008
รายงาน http://www.itrs.net/link/2008ITRS/home2008.htm
[2] cacti: การแคชแบบบูรณาการและระยะเวลาการเข้าถึงหน่วยความจำรอบเวลาพื้นที่ ,
การรั่วไหลและรูปแบบการใช้พลังงานแบบไดนามิก Ver 5.3 แปลในเดือนมิถุนายน 2010
จาก: http://www.hpl.hp.com/research/cacti/
[3] ซี Bienia และเคลี่ "พาร์เซก 2.0: ชุดมาตรฐานใหม่สำหรับ chipmultiprocessors" ในการประชุมเชิงปฏิบัติการเกี่ยวกับการสร้างแบบจำลอง, การเปรียบเทียบและการจำลอง, 2009 [4] เอ Driskill สมิ ธ "ความก้าวหน้าล่าสุดและแนวโน้มในอนาคตของ STT-RAM" Presentaed ที่ไม่ระเหยความทรงจำการประชุมเชิงปฏิบัติการ เดือนเมษายน 2010 avialable ที่ http://nvmw.ucsd.edu/2010/documents/Driskill-Smith_Alexander.pdf. [5] บีลีอี Ipek ทุม Mutlu และดีเบอร์เกอร์ "architecting ขั้นตอนการเปลี่ยนแปลงหน่วยความจำเป็นทางเลือกที่สามารถปรับขนาดได้ DRAM "ใน Isca 2009 [6] เอสลี, et al" FlexFS: ระบบไฟล์แฟลชที่มีความยืดหยุ่นสำหรับ MLC NAND แฟลชหน่วยความจำ"ใน USENIX 2009 [7] PS แมกนัส" Simics : ระบบแพลตฟอร์มการจำลองเต็มรูปแบบ "คอมพิวเตอร์ 35 (2), ปี 2002 ได้ pp. 50-58. [8] MMK มาร์ติน, et al "multifacet ทั่วไปการดำเนินการขับเคลื่อนจำลองมัลติ(GEMS) ชุดเครื่องมือ" CAN 2005 [9] เอ็มเคเรชิ, et al "การเพิ่มอายุการใช้งานและความปลอดภัยของ PCM ที่ใช้หน่วยความจำกับการเริ่มต้นช่องว่างการปรับระดับการสึกหรอ" ใน MICRO 2009 ได้ pp. 14-23. [10] D. Rolan บีบี Fraguela และอาร์ Doallo "ตำแหน่งสายที่มีการปรับตัวตั้งสมดุลแคช "ใน MICRO. [11] CW Smullen, et al.," ผ่อนคลายความผันผวนไม่ได้อย่างรวดเร็วและพลังงานที่มีประสิทธิภาพแคชSTT-RAM "ใน HPCA ปี 2011 [12] G. อาทิตย์, et al "สถาปัตยกรรมนวนิยายของ 3D ซ้อน STT-RAM L2 แคชสำหรับ CMPS" ใน HPCA 2008 ได้ pp. 239-249. [13] เอ็กซ์วู, et al "สถาปัตยกรรมแคชไฮบริดกับหน่วยความจำที่แตกต่างกันเทคโนโลยี" ใน Isca 2010 ได้ pp. 34-45. [14] เอ็กซ์วู, et al "พลังและประสิทธิภาพของการอ่านเขียนแคชไฮบริดตระหนักกับความทรงจำที่ไม่ระเหย" ในวันที่ 2009 [15] พีโจวบีZhao เจยางและวายจาง "ลดพลังงาน STT- แรม โดยใช้การเลิกจ้างในช่วงต้นเขียนว่า "ใน ICCAD 2010 ได้ pp. 264-268

ผลลัพธ์ (ไทย) 3:

eferences R

[ 1 ] itrs : แผนที่นำทางเทคโนโลยีนานาชาติสำหรับเซมิคอนดักเตอร์ , 2008 รายงาน http://www.itrs.net/link/2008itrs/home2008.htm

, [ 2 ] cacti : บูรณาการการเข้าถึงหน่วยความจำ แคช และ เวลา เวลา รอบพื้นที่ ,
รั่ว และพลังงานแบบไดนามิก Ver . 5.3 . ดึงข้อมูลในเดือนมิถุนายน 2010

[ 3 ] จาก : http://www.hpl.hp.com/research/cacti/ C . bienia และ K . ลี " พาร์เซก 2.0 :ชุดมาตรฐานใหม่สำหรับ chipmultiprocessors "


ในการประชุมเชิงปฏิบัติการในการสร้างแบบจำลองและการจำลองการ





, 2009 . [ 4 ] . driskill Smith " ความก้าวหน้าและอนาคตของ stt-ram ล่าสุด "
presentaed ความทรงจำที่ไม่ระเหย workshop เมษายน 2553 ใน http://nvmw.ucsd.edu/2010/documents/driskill-smith_alexander.pdf avialable
.
[ 5 ] บี อี อี ก เป็ก . Mutlu , และ เบอร์เกอร์" architecting
หน่วยความจำเปลี่ยนเฟสเป็นทางเลือกของระบบ " ใน Isca 2009
[ 6 ] เอสลี , et al , " flexfs : มีไฟล์แฟลชระบบแฟลชหน่วยความจำ MLC NAND
" ใน usenix 2009
[ 7 ] ป.ล. แมกนัส น " simics : แพลตฟอร์มระบบจำลองเต็มรูปแบบ "
คอมพิวเตอร์ 35 ( 2 ) , 2002 , pp . 50-58 .
[ 8 ] m.m.k. มาร์ติน , et al , " การดำเนินการทั่วไปซึ่งมีหลายแง่มุมขับเคลื่อน
มัลติจำลอง ( ชุดอัญมณี ) ," 2005
[ 9 ] เอ็มเค qureshi et al . " การเพิ่มอายุการใช้งานและความปลอดภัยของเครื่องยนต์ตาม
หน่วยความจำหลักกับช่องว่างใส่เริ่มปรับระดับ " ไมโครใน 2009 . 14-23 .
[ 10 ] D . โรแลน , บี. บี. fraguela และ R . doallo " ปรับสมดุลเส้นการ
แคชชุด " ไมโคร
[ 11 ] c.w. สมัลเลิ่น , et al . , " ผ่อนคลายไม่มีความผันผวนอย่างรวดเร็วและมีประสิทธิภาพพลังงาน --
stt-ram แคช " ใน hpca 2011 .
[ 12 ] จีซันet al . " สถาปัตยกรรมใหม่ของ 3D ซ้อนกัน stt-ram L2
แคชสำหรับ CMPS " ใน hpca 2008 . 239-249 .
[ 13 ] X . Wu , et al , " สถาปัตยกรรมแคชไฮบริดเทคโนโลยีหน่วยความจำ
แตกต่างกัน " Isca , 2010 , pp . 34-45 .
[ 14 ] X . Wu et al . " พลังและประสิทธิภาพในการอ่านเขียนทราบไฮบริดแคชไม่ระเหย
กับความทรงจำ " ในวันที่
, 2552 .
[ 15 ] .
โจว บี จ้าว เจ ยาง และ วาย เตีย" การลดพลังงานสำหรับโหมด -
RAM ใช้ต้นเขียนสิ้นสุด " ใน iccad 264-268 2010 .