The major problem in high-k materia

The major problem in high-k materials is that they are yet to meet the electrical characteristics that SiO2 or most recently SiON, can offer. Figure 6 shows the transistor characteristics of different n-channel devices with similar EOTs. As can be seen, the electrical characteristics of devices with HfO2 and hafnium silicates, still must be significantly improved. The fundamental electrical property that determines the application of these metal oxides in CMOS devices is their charge trapping characteristics. Charge trapping can alter the threshold voltage of transistors over time and subsequently affect the defect nature of the dielectrics. In addition to charge trapping in the bulk high-k layer, the contribution from the interface traps present in between the high-k layer and the interfacial layer and in between the substrate and the interfacial layer, is significant. As far as the deposition method is concerned, charge trapping in high-k dielectrics is almost identical in both ALD and MOCVD deposited HfO2 due to the large number of preexisting traps. As described earlier, the origin of the preexisting traps is tied to the way these dielectrics are formed. The energy levels of the traps in the high-k dielectric bandgap are deep and help in trap assisted tunneling. These deep traps can be annealed but an increase in shallow traps may appear due to crystallization of the high-k film.
Defects or leakage current have always been at the forefront with the evolution of new technologies or introduction of new materials in CMOS technology. To match the properties of high-k dielectrics with those of conventional silicon oxide, the existence of various defects and how they affect the reliability through trapping of charge at the defect sites must be looked at. In bulk high-k devices, shallow electron traps at the conduction bandedge have been found to be inherent in the most recent studies. These traps are closely related to charge transport and charge redistribution during stress. The shallow traps, considered to be the root cause of trapping, especially for low voltage stress, also control charge detrapping and redistribution during relaxation after removal of stress. There are reports that permanent trap creation may not be possible for low stress levels in high-k materials and charge trapping is reversible by applying stress of opposite polarity. But Houssa et al.11 report neutral trap and positive charge generation in the bulk high-k material and at the interfacial layer, respectively, under high negative stress voltage. Fig. 7 shows the effect of stress as a function of temperature on the leakage current through a TiN/HfSixOy/SiO2 gate stack. Electron trapping and neutral trap generation in the bulk of high-k rather than at the interfaces seem to be dependent on the stress voltage and temperature.
Several misconceptions are possible in reliability studies of high-k gate materials. For example, when the devices are subjected to an electrical stress, poststress leakage current is typically slightly higher than the prestress leakage at low positive and negative gate biases, i.e., within the range of trap-assisted tunneling regime. But at comparatively high positive/negative gate bias, poststress leakage current can be lower than the prestress value. This is a typical example of stress-induced leakage current, which is attributed to neutral trap generation. But, one must be careful with high-k dielectrics as shallow traps with energy levels lying within 0.3-0.8 eV below the conduction bandedge give rise to extensive electron trapping during stress, which distorts the internal electric field. Significant relaxation induced detrapping takes place after the stress. Detrapping from shallow traps may also occur during poststress current-voltage measurement, which increases poststress leakage even in the trap-assisted tunneling regime. Therefore, adequate time for relaxation must be provided before a poststress current-voltage measurement is made. Besides, dominance of negative charge trapping near the injection side that causes electric field distortion can help the injected electrons see a triangular barrier, the effect being, poststress leakage is lower than the prestress value and the shift is parallel.
Systematic studies of charge trapping and trap generation characteristics of various high-k gate stacks, especially for high stress levels and at elevated temperatures, and interpretation in terms of spatial and energy level distribution of these traps are currently being carried out by many groups. The use of high-k dielectrics will become routine when many of these reliability problems are solved.

ผลลัพธ์ (ไทย) 1:

K สูงวัสดุปัญหาสำคัญคือ ว่า พวกเขาจะยังพบลักษณะไฟฟ้าที่ SiO2 หรือล่าสุด SiON สามารถนำเสนอ รูปที่ 6 แสดงลักษณะของอุปกรณ์ที่แตกต่างกัน n ช่องมี EOTs คล้ายทรานซิสเตอร์ สามารถมองเห็น ลักษณะไฟฟ้าของอุปกรณ์กับ HfO2 และแฮฟเนียม silicates ยังคงต้องมากมาก คุณสมบัติพื้นฐานไฟฟ้าที่กำหนดของออกไซด์โลหะเหล่านี้ในอุปกรณ์ CMOS เป็นลักษณะดักค่าธรรมเนียม ค่าธรรมเนียมสามารถเปลี่ยนแรงดันขีดจำกัดของ transistors เวลา และในเวลาต่อมาส่งผลกระทบต่อลักษณะความบกพร่องของ dielectrics นอกจากจับความค่าธรรมเนียมในการ ชั้นสูง-k ผลจากกับดักอินเทอร์เฟซที่อยู่ ระหว่างชั้นสูง-k และชั้น interfacial และ ระหว่างชั้น interfacial และพื้นผิวเป็นสำคัญ เป็นที่เกี่ยวข้อง วิธีการสะสมค่าธรรมเนียมดักใน dielectrics k สูงจะเหมือนกับใน ALD และ MOCVD ฝาก HfO2 เนื่องจากของอิงกับดัก ตามที่อธิบายไว้ก่อนหน้านี้ ต้นกำเนิดของกับดักอิงจะเชื่อมโยงแบบ dielectrics เหล่านี้จะเกิดขึ้น ระดับพลังงานของกับดักใน bandgap เป็นฉนวนสูง k จะลึก และช่วยในการดักช่วยทันเนล สามารถ annealed กับดักเหล่านี้ลึก แต่การเพิ่มขึ้นในกับดักที่ตื้นอาจปรากฏขึ้นเนื่องจากการตกผลึกของฟิล์มสูง k บกพร่องหรือกระแสรั่วไหลเสมอแล้วจึงมีวิวัฒนาการของเทคโนโลยีใหม่ ๆ หรือนำวัสดุใหม่ในเทคโนโลยี CMOS ต้องถูกมองให้ตรงกับคุณสมบัติของ dielectrics k สูงของออกไซด์ซิลิคอนทั่วไป การมีอยู่ของข้อบกพร่องต่าง ๆ และผลความน่าเชื่อถือผ่านดักในอเมริกาความบกพร่องที่ ในอุปกรณ์จำนวนมากสูง k ดักอิเล็กตรอนตื้นที่ bandedge จึงพบเป็นในการศึกษาล่าสุด กับดักเหล่านี้จะสัมพันธ์กับค่าขนส่ง และค่าใช้จ่ายซอร์สในระหว่างความเครียด กับดักตื้น ถือเป็นสาเหตุหลักของการวางกับดัก โดยเฉพาะอย่างยิ่งสำหรับความเครียดแรงดันต่ำ ยังควบคุมค่า detrapping และซอร์สในระหว่างพักผ่อนหลังจากการกำจัดความเครียด มีรายงานว่า สร้างกับดักถาวรไม่อาจเป็นไปได้สำหรับระดับความเครียดต่ำ k สูงวัสดุ และดักค่ากลับ โดยใช้ความเครียดของขั้วตรงข้าม แต่ Houssa et al.11 รายงานดักกลางและบวกค่ารุ่น ในวัสดุ k สูงจำนวนมาก และ ที่ ชั้น interfacial ตามลำดับ ภายใต้แรงดันสูงความเครียดค่าลบ Fig. 7 แสดงผลของความเครียดเป็นฟังก์ชันของอุณหภูมิในการรั่วไหลปัจจุบันกองเก ดีบุก/HfSixOy/SiO2 อิเล็กตรอนและตกแต่งดักกลางสร้างเป็นกลุ่ม ของ k สูง แทน ที่อินเตอร์เฟสดูเหมือนจะขึ้นอยู่กับแรงดันไฟฟ้าที่มีความเครียดและอุณหภูมิ ความเข้าใจผิดต่าง ๆ เป็นไปได้ในการศึกษาความน่าเชื่อถือของวัสดุประตูสูง k ตัวอย่าง เมื่ออุปกรณ์ที่ต้องการความเครียดไฟฟ้า poststress กระแสรั่วไหลได้โดยทั่วไปเล็กน้อยสูงกว่ารั่วไหล prestress ที่ต่ำสุดเป็นค่าบวก และค่าลบประตูยอม เช่น ของระบอบลแบบ tunneling ช่วยดัก แต่ที่ดีอย่างหนึ่งสูงประตูบวก/ลบอคติ poststress กระแสรั่วไหลจะต่ำกว่าค่า prestress นี้เป็นตัวอย่างทั่วไปของความเครียดทำให้เกิดกระแสรั่วไหล ซึ่งเกิดจากการสร้างกับดักกลาง แต่ หนึ่งต้องระวัง dielectrics k สูงเป็นกับดักที่ตื้นระดับพลังงานที่อยู่ภายใน 0.3-0.8 eV ด้านล่าง bandedge นำให้สูงขึ้นเพื่อดักอิเล็กตรอนอย่างละเอียดในระหว่างความเครียด ซึ่ง distorts การสนามไฟฟ้าภายใน เป็นสำคัญทำให้เกิด detrapping เกิดขึ้นหลังจากความเครียด Detrapping จากกับดักที่ตื้นอาจเกิดขึ้นระหว่าง poststress ปัจจุบันวัดค่าแรงดัน ซึ่งเพิ่มขึ้น poststress รั่วไหลแม้แต่ในการช่วยดักลแบบ tunneling ระบอบ การ ดังนั้น เวลาเพียงพอสำหรับการพักผ่อนต้องได้ก่อนทำการวัดแรงดันกระแสไฟฟ้า poststress สำรอง ครอบงำของประจุลบดักใกล้ด้านฉีดที่ทำให้เกิดความผิดเพี้ยนของสนามไฟฟ้าจะช่วยให้อิเล็กตรอนเรียกดูกั้นสามเหลี่ยม ผลการ poststress รั่วไหลเป็นต่ำกว่าค่า prestress และกะขนาน ศึกษาระบบค่าดักและกับดักสร้างลักษณะของไพ่ k สูงประตูต่าง ๆ โดยเฉพาะอย่างยิ่ง สำหรับระดับความเครียดสูง และ ที่อุณหภูมิสูง และการตีความในเงื่อนไขของพื้นที่ และระดับพลังงานแจกของกับดักเหล่านี้ขณะนี้กำลังทำ โดยหลายกลุ่ม ใช้ dielectrics k สูงจะกลายเป็น ประจำเมื่อหลายปัญหาความน่าเชื่อถือเหล่านี้มีแก้ไข

ผลลัพธ์ (ไทย) 2:

ปัญหาใหญ่ในวัสดุสูง k คือว่าพวกเขาจะยังไม่ตรงกับลักษณะไฟฟ้าที่ SiO2 หรือส่วนใหญ่เมื่อเร็ว ๆ นี้ไซออนสามารถนำเสนอ รูปที่ 6 แสดงให้เห็นถึงลักษณะของอุปกรณ์ทรานซิสเตอร์ n ช่องทางที่แตกต่างกันกับ EOTs ที่คล้ายกัน ที่สามารถเห็นลักษณะไฟฟ้าของอุปกรณ์ที่มี HfO2 และฮาฟเนียมซิลิเกตที่ยังคงต้องได้รับการปรับปรุงให้ดีขึ้นอย่างมีนัยสำคัญ สถานที่ให้บริการไฟฟ้าพื้นฐานที่กำหนดแอพลิเคชันเหล่านี้ออกไซด์ของโลหะในอุปกรณ์ CMOS เป็นลักษณะการวางกับดักค่าใช้จ่ายของพวกเขา ค่าใช้จ่ายการวางกับดักแรงดันไฟฟ้าที่สามารถปรับเปลี่ยนเกณฑ์ของทรานซิสเตอร์เมื่อเวลาผ่านไปและต่อมาได้ส่งผลกระทบต่อธรรมชาติข้อบกพร่องของ dielectrics นอกเหนือจากค่าใช้จ่ายในการวางกับดักชั้นสูง k กลุ่มผลงานจากกับดักอินเตอร์เฟซที่นำเสนอในระหว่างชั้นสูง k และชั้นสัมผัสและในระหว่างพื้นผิวและชั้นสัมผัสเป็นอย่างมีนัยสำคัญ เท่าที่วิธีการของพยานเป็นห่วงค่าใช้จ่ายในการวางกับดัก dielectrics สูง k เกือบจะเหมือนกันในมรกตและ MOCVD ฝาก HfO2 เนื่องจากการจำนวนมากของกับดักมาก่อน ตามที่อธิบายไว้ก่อนหน้านี้ที่มาของกับดักมาก่อนจะเชื่อมโยงกับทาง dielectrics เหล่านี้จะเกิดขึ้น ระดับพลังงานของกับดักใน bandgap อิเล็กทริกสูง k มีความลึกและความช่วยเหลือในการช่วยดักอุโมงค์ กับดักเหล่านี้ลึกสามารถอบ แต่เพิ่มขึ้นในกับดักตื้นอาจปรากฏเนื่องจากการตกผลึกของฟิล์มสูง k.
ข้อบกพร่องหรือรั่วไหลของกระแสที่ได้รับเสมอในระดับแนวหน้าที่มีวิวัฒนาการของเทคโนโลยีใหม่หรือการแนะนำของวัสดุใหม่ในเทคโนโลยี CMOS เพื่อให้ตรงกับคุณสมบัติของ dielectrics สูง k กับของซิลิกอนออกไซด์ธรรมดาการดำรงอยู่ของข้อบกพร่องต่างๆและวิธีที่พวกเขาส่งผลกระทบต่อความน่าเชื่อถือผ่านการวางกับดักของค่าใช้จ่ายที่เว็บไซต์ข้อบกพร่องที่จะต้องมองไปที่ ในกลุ่มอุปกรณ์ hi-k ดักอิเล็กตรอนตื้นที่ bandedge การนำได้รับพบว่ามีอยู่ในการศึกษาล่าสุด กับดักเหล่านี้มีความเกี่ยวข้องกับค่าใช้จ่ายในการขนส่งและการกระจายค่าใช้จ่ายในช่วงความเครียด กับดักตื้นถือเป็นสาเหตุของการวางกับดักโดยเฉพาะอย่างยิ่งสำหรับความเครียดแรงดันต่ำยังควบคุมค่าใช้จ่ายและ detrapping แจกจ่ายในระหว่างการพักผ่อนหลังจากการกำจัดของความเครียด มีรายงานว่าการสร้างกับดักถาวรอาจจะไม่เป็นไปได้สำหรับระดับความเครียดต่ำในวัสดุสูง k ดักและค่าใช้จ่ายสามารถย้อนกลับได้โดยใช้ความเครียดจากขั้วตรงข้าม แต่ Houssa et al.11 รายงานกับดักที่เป็นกลางและการสร้างประจุบวกในวัสดุสูง k จำนวนมากและในชั้น interfacial ตามลำดับภายใต้แรงดันสูงความเครียดเชิงลบ มะเดื่อ 7 แสดงให้เห็นถึงผลกระทบของความเครียดเป็นหน้าที่ของอุณหภูมิที่มีการรั่วไหลของกระแสผ่าน TiN / HfSixOy / SiO2 สแต็คประตู ดักอิเล็กตรอนและการสร้างกับดักเป็นกลางในกลุ่มของ hi-k มากกว่าที่อินเตอร์เฟซที่ดูเหมือนจะขึ้นอยู่กับแรงดันความเครียดและอุณหภูมิ.
เข้าใจผิดหลายอย่างที่เป็นไปได้ในการศึกษาความน่าเชื่อถือของวัสดุประตูสูง k ตัวอย่างเช่นเมื่ออุปกรณ์ที่อาจจะเกิดความเครียดไฟฟ้ารั่วไหลของกระแส poststress โดยทั่วไปจะสูงกว่าการรั่วไหลของ prestress ที่บวกในระดับต่ำและอคติประตูเชิงลบคืออยู่ในช่วงของระบอบการปกครองอุโมงค์ดักช่วย แต่ที่ค่อนข้างสูงบวก / ประตูอคติเชิงลบรั่วไหลของกระแส poststress สามารถต่ำกว่ามูลค่า prestress นี่คือตัวอย่างของการรั่วไหลความเครียดที่เกิดขึ้นในปัจจุบันซึ่งมีสาเหตุมาจากการสร้างกับดักที่เป็นกลาง แต่หนึ่งจะต้องระมัดระวังกับ dielectrics สูง k เป็นกับดักตื้นที่มีระดับพลังงานนอนอยู่ภายใน 0.3-0.8 eV การนำ bandedge ด้านล่างให้สูงขึ้นเพื่อดักอิเล็กตรอนที่กว้างขวางในช่วงความเครียดซึ่งบิดเบือนสนามไฟฟ้าภายใน ที่สําคัญ detrapping เหนี่ยวนำให้เกิดการผ่อนคลายเกิดขึ้นหลังจากความเครียด Detrapping จากกับดักตื้นนอกจากนี้ยังอาจเกิดขึ้นในระหว่างการวัด poststress ปัจจุบันแรงดันที่เพิ่มขึ้นการรั่วไหลของ poststress แม้จะอยู่ในระบอบการปกครองอุโมงค์ดักช่วย ดังนั้นเวลาที่เพียงพอสำหรับการพักผ่อนจะต้องให้ก่อนที่จะวัดกระแสไฟฟ้าแรง poststress ทำ นอกจากนี้การครอบงำของการวางกับดักประจุลบที่อยู่ใกล้ด้านการฉีดที่ทำให้เกิดการบิดเบือนสนามไฟฟ้าที่สามารถช่วยให้อิเล็กตรอนฉีดเห็นอุปสรรคสามเหลี่ยมเป็นผลการรั่วไหล poststress ต่ำกว่าค่า prestress และการเปลี่ยนแปลงขนาน.
การศึกษาระบบของค่าใช้จ่ายและการวางกับดัก กับดักลักษณะการสร้างกองต่างๆประตูสูง k โดยเฉพาะอย่างยิ่งสำหรับระดับความเครียดสูงและที่อุณหภูมิสูงและการตีความในแง่ของการกระจายเชิงพื้นที่และระดับพลังงานของกับดักเหล่านี้กำลังมีการดำเนินการโดยหลายกลุ่ม การใช้งานของ dielectrics สูง k จะกลายเป็นกิจวัตรประจำวันเมื่อหลายปัญหาความน่าเชื่อถือเหล่านี้จะแก้ไขได้

ผลลัพธ์ (ไทย) 3:

ปัญหาใหญ่ของวัสดุไฮ เค คือ จะไม่พบลักษณะไฟฟ้าที่พ่นหรือล่าสุด Sion สามารถเสนอ รูปที่ 6 แสดงลักษณะของอุปกรณ์ทรานซิสเตอร์นแชนแนลที่แตกต่างกับ eots คล้ายกัน ทั้งนี้ คุณลักษณะทางไฟฟ้าของอุปกรณ์ที่มี hfo2 และแฮฟเนียมซิลิเกต ยังคงต้องได้รับการปรับปรุงอย่างมีนัยสำคัญพื้นฐานไฟฟ้า คุณสมบัติที่กำหนดโปรแกรมออกไซด์ของโลหะเหล่านี้ใน CMOS อุปกรณ์ของพวกเขาค่าธรรมเนียมการลักษณะ การชาร์จสามารถเปลี่ยนเกณฑ์แรงดันทรานซิสเตอร์ตลอดเวลาและต่อมามีผลต่อข้อบกพร่องลักษณะของชนิด . นอกจากค่าธรรมเนียมการในชั้นไฮ เคเป็นกลุ่มผลงานจากอินเตอร์เฟซกับดักปัจจุบันระหว่างไฮ เคชั้น ( ชั้นและในระหว่างพื้นผิวและชั้นของผู้ป่วยเป็นสำคัญ เท่าที่สะสมวิธีการเป็นกังวล แล้วดักในไฮ เคไดเกือบจะเหมือนกัน ทั้งใน และ mocvd ald ฝาก hfo2 เนื่องจากการจำนวนมากจากกับดัก ตามที่อธิบายไว้ก่อนหน้านี้กำเนิดจากกับดักจะเชื่อมโยงกับวิธีที่ชนิดเหล่านี้จะเกิดขึ้น พลังงานระดับกับดักในไฮ เคไดอิเล็กทริก bandgap ลึกและช่วยในกับดักเรื่องการก่อสร้างอุโมงค์ กับดักลึกเหล่านี้สามารถอบแต่เพิ่มกับดักผิวเผินอาจปรากฏขึ้นจากการตกผลึกของไฮ เค
ฟิล์ม .ข้อบกพร่องหรือกระแสรั่วไหลได้เสมอในแถวหน้าด้วยวิวัฒนาการของเทคโนโลยีใหม่ๆ หรือการแนะนำวัสดุใหม่ในเทคโนโลยี CMOS เพื่อให้ตรงกับคุณสมบัติของไฮ เคได กับ ผู้ ออกไซด์ ซิลิคอนแบบเดิม การมีอยู่ของข้อบกพร่องต่าง ๆและวิธีที่พวกเขาส่งผลกระทบต่อความน่าเชื่อถือผ่านการค่าใช้จ่ายที่บกพร่อง เว็บไซต์จะต้องมองในอุปกรณ์ขนาดใหญ่ไฮ เค ตื้น อิเล็กตรอนกับดักที่นำ bandedge ได้ถูกพบเป็นโดยธรรมชาติในการศึกษาล่าสุด กับดักเหล่านี้จะเกี่ยวข้องอย่างใกล้ชิดกับค่าธรรมเนียมการขนส่งและค่าใช้จ่ายในการกระจายความเครียด กับดักที่เป็นสาเหตุของการ โดยเฉพาะอย่างยิ่งสำหรับแรงดันไฟฟ้าต่ำความเครียดยังสามารถควบคุมค่าใช้จ่ายและการ detrapping ในระหว่างการพักผ่อนหลังจากการกำจัดความเครียด มีรายงานว่า การสร้างกับดักถาวรไม่อาจเป็นไปได้สำหรับระดับความเครียดต่ำในวัสดุไฮ เค และค่าธรรมเนียม วางกับดักได้ โดยใช้ความตรงกันข้ามขั้ว แต่ houssa et al .11 รายงานเป็นกลางกับดักและบวกค่าใช้จ่ายในวัสดุขนาดใหญ่รุ่นไฮ เค และในชั้นผิวหน้า ตามลำดับ ภายใต้ความเครียดสูงแรงดันเป็นลบ รูปที่ 7 แสดงให้เห็นถึงผลกระทบของความเครียดเป็นฟังก์ชันของอุณหภูมิบนกระแสรั่วไหลผ่านดีบุก / hfsixoy / SiO2 ประตูสแต็คอิเล็กตรอนดักกับดักในรุ่นกลางของไฮ เคมากกว่าอินเทอร์เฟซที่ดูเหมือนจะขึ้นอยู่กับแรงดันและอุณหภูมิความเครียด .
หลายความเข้าใจผิดที่เป็นไปได้ในการศึกษาความน่าเชื่อถือของวัสดุประตูไฮ เค . ตัวอย่างเช่น เมื่ออุปกรณ์จะต้องมีความเครียด ไฟฟ้าpoststress การรั่วไหลในปัจจุบันโดยทั่วไปจะสูงกว่าการตลาดรั่วน้อย บวกและลบ อคติ ประตู เช่น ในช่วงของกับดักช่วยระบบการก่อสร้างอุโมงค์ แต่ที่นับว่าสูงบวก / ลบประตูอคติ poststress การรั่วไหลในปัจจุบันสามารถต่ำกว่าค่าการตลาด . นี้เป็นตัวอย่างทั่วไปของ stress-induced การรั่วไหลในปัจจุบันซึ่งเกิดจากการสร้างกับดักที่เป็นกลาง แต่หนึ่งจะต้องระมัดระวังกับไดไฮ เคเป็นกับดักที่มีพลังงานระดับตื้นนอนภายใน 0.3-0.8 EV ด้านล่างผ่าน bandedge ก่อให้เกิดอิเล็กตรอนดักอย่างละเอียดในระหว่างความเครียด ซึ่งบิดเบือนสนามไฟฟ้าภายใน การผ่อนคลายอย่างเหนี่ยว detrapping เกิดขึ้นหลังจากความเครียดdetrapping จากกับดักตื้นยังอาจเกิดขึ้นในช่วง poststress ปัจจุบันแรงดันไฟฟ้า การวัด ซึ่งเพิ่ม poststress รั่วแม้แต่กับดักช่วยระบบการก่อสร้างอุโมงค์ ดังนั้น เวลาที่เพียงพอสำหรับการพักผ่อนจะต้องให้ก่อนที่จะ poststress ปัจจุบันแรงดันไฟฟ้า การวัดจะทำ นอกจากนี้การปกครองของประจุลบจะใกล้ฉีดด้านให้เกิดสนามไฟฟ้าการบิดเบือนสามารถช่วยฉีดอิเล็กตรอนเห็นอุปสรรคเป็นรูปสามเหลี่ยม ผลคือ poststress การรั่วไหลต่ำกว่าค่าการตลาดและการเปลี่ยนแปลงขนาน .
ระบบการศึกษาค่าใช้จ่ายที่ดักและกับดักรุ่น ลักษณะของประตูไฮ เคกองต่าง ๆโดยเฉพาะอย่างยิ่งสำหรับระดับความเครียดสูงและที่อุณหภูมิสูง และการตีความในแง่ของการกระจายพื้นที่และพลังงานระดับกับดักเหล่านี้กำลังดำเนินการโดยหลายกลุ่ม . ใช้ไฮ เคไดจะกลายเป็นกิจวัตร เมื่อมีปัญหาความเชื่อมั่นเหล่านี้จะแก้ไขได้ .