By the process of Chemical Vapour D

By the process of Chemical Vapour Deposition (CVD), a thin layer of Si3N4 is deposited on the entire wafer surface. With the first photolithographic step, the areas where the transistors are to be fabricated are clearly defined. Through chemical etching, Si3N4 is removed outside the transistor areas. In order to suppress the unwanted conduction between transistor sites, an impurity such as Boron is implanted in the exposed regions. Next, SiO2 layer of about 1 micro meters thickness is grown in these inactive, or field regions by exposing the wafer to oxygen in an electric furnace. This is known as selective or local oxidation process. The Si3N4 is impervious to oxygen and thus inhibits growth of the thick oxide in the transistor regions.
Next, the Si3N4 is removed by an etchant that does not attack SiO2. A layer of oxide about 0.1 micro meters thick is grown in the transistor areas. Then a layer of poly-Silicon is grown over the entire wafer by CVD process. The second photolithographic step shows the desired patterns for gate electrodes. The unwanted poly-Silicon is removed by chemical or plasma etching. In order to introduce a source and drain in particular regions for the MOS device, an n-type dopant, such as phosphorus or arsenic, is introduced. This is done by either Diffusion or Ion Implantation method. The thick field oxide and the poly- silicon gate are barriers to the dopant, but in this process, the poly-Si becomes heavily n-type.
Again, through CVD process, an insulating layer, SiO2, is deposited. As shown in the figure above, the third photolithographic step shows the areas in which contacts to the transistors are to be made. Chemical or plasma etching selectively exposes bare silicon or poly-Si in the contact areas.
Al is used for the interconnection. As shown in the figure above, the fourth masking step shows the Al as desired for the circuit connections.
The final steps of the process are identical to those described for bipolar transistor ICs. Above process is the simplest possible. For advanced processing of NMOS and CMOS, 7 to 12 masking steps are required.

Tagged

ผลลัพธ์ (ไทย) 1:

ตามกระบวนการของเคมีของไอน้ำสะสม (CVD), Si3N4 บาง ๆ ฝากบนผิวแผ่นทั้งหมด กับ photolithographic ขั้นตอนแรก พื้นที่มีประดิษฐ์ทรานซิสเตอร์ถูกกำหนดอย่างชัดเจน ผ่านการกัดเคมี Si3N4 จะถูกเอาออกนอกพื้นที่ทรานซิสเตอร์ เพื่อระงับการนำระหว่างไซต์ทรานซิสเตอร์ที่ไม่พึงประสงค์ มีสิ่งเจือปนเช่นโบรอนจะฝังในภูมิภาคเผย ถัดไป SiO2 ชั้นความหนาประมาณ 1 เมตรไมโครจะโตในภูมิภาคเหล่านี้ไม่ได้ใช้งาน ฟิลด์ หรือ โดยการเปิดเผยเวเฟอร์ออกซิเจนในเตาเผาไฟฟ้า นี้เรียกว่ากระบวนการออกซิเดชันแบบเลือก หรือท้องถิ่น Si3N4 เข้าไม่ได้ออกซิเจน และจึง ยับยั้งการเจริญเติบโตของออกไซด์หนาในภูมิภาคทรานซิสเตอร์ถัดไป Si3N4 จะถูกเอาออก โดย etchant ที่โจมตี SiO2 ชั้นของออกไซด์ประมาณ 0.1 ไมโครเมตรหนาปลูกในพื้นที่ทรานซิสเตอร์ แล้ว ชั้นโพลีซิลิคอนจะโตผ่านเวเฟอร์ทั้งกระบวนการ CVD ขั้นตอน photolithographic สองแสดงรูปแบบที่ต้องการสำหรับขั้วไฟฟ้าประตู ซิลิโคนไม่ต้องโพลีจะถูกเอาออก โดยแกะสลักเคมีหรือพลาสมา เพื่อแนะนำแหล่ง และระบายน้ำโดยเฉพาะอย่างยิ่งภูมิภาคสำหรับอุปกรณ์ MOS, dopant เป็นชนิด n เช่นฟอสฟอรัสหรือสารหนู อีกด้วย นี้จะกระทำ โดยวิธีการแพร่หรือการฝังไอออน ออกไซด์หนาฟิลด์และประตูโพลีซิลิคอนมีอุปสรรคไป dopant แต่ในกระบวนการนี้ ลีจูกลายเป็นหนักชนิด nอีกครั้ง ผ่านกระบวนการ CVD เป็นชั้น SiO2 ที่ฝาก ดังแสดงในรูปด้านบน ขั้นตอน photolithographic สามแสดงพื้นที่ที่ติดต่อกับทรานซิสเตอร์จะทำ สารเคมีหรือการแกะสลักเลือกพลาสมา exposes เปลือยซิลิโคนหรือโพลี-ซีในพื้นที่ติดต่ออัลที่ใช้สำหรับการเชื่อมต่อ ดังแสดงในรูปด้านบน ขั้นตอนกาวสี่แสดงอัลตามที่ต้องการสำหรับการเชื่อมต่อวงจรขั้นตอนสุดท้ายของกระบวนการจะเหมือนกับที่อธิบายไว้สำหรับทรานซิสเตอร์สองขั้ว ICs เป็นกระบวนการง่ายสุด สำหรับการประมวลผลขั้นสูงของ NMOS CMOS, 7-12 กาวขั้นตอนจำเป็นแท็ก

ผลลัพธ์ (ไทย) 2:

โดยกระบวนการเคมีสะสมไอ (CVD) ซึ่งเป็นชั้นบาง ๆ ของ Si3N4 จะฝากบนพื้นผิวเวเฟอร์ทั้งหมด ด้วยขั้นตอน photolithographic แรกพื้นที่ที่ทรานซิสเตอร์จะได้รับการประดิษฐ์ที่มีการกำหนดไว้อย่างชัดเจน ผ่านการแกะสลักเคมี Si3N4 จะถูกลบออกนอกพื้นที่ทรานซิสเตอร์ ในการสั่งซื้อเพื่อให้การปราบปรามการนำที่ไม่พึงประสงค์ระหว่างเว็บไซต์ทรานซิสเตอร์มลทินเช่นโบรอนจะปลูกในพื้นที่ที่สัมผัส ถัดไปชั้น SiO2 ประมาณ 1 เมตรความหนาของไมโครปลูกในที่ไม่ใช้งานหรือภูมิภาคข้อมูลเหล่านี้โดยการเปิดเผยเวเฟอร์ออกซิเจนในเตาไฟฟ้า นี้เป็นที่รู้จักกันเป็นกระบวนการออกซิเดชั่เลือกหรือท้องถิ่น Si3N4 เป็นไม่อนุญาตให้ออกซิเจนและทำให้ยับยั้งการเจริญเติบโตของออกไซด์หนาในภูมิภาคทรานซิสเตอร์.
ถัดไป Si3N4 จะถูกลบออกโดย etchant ที่ไม่โจมตี SiO2 ชั้นของออกไซด์หนาประมาณ 0.1 เมตรขนาดเล็กที่ปลูกในพื้นที่ทรานซิสเตอร์ แล้วชั้นของโพลีซิลิกอนเป็นผู้ใหญ่มากกว่าเวเฟอร์ทั้งหมดโดยกระบวนการ CVD ขั้นตอนที่สอง photolithographic แสดงให้เห็นรูปแบบที่ต้องการสำหรับขั้วไฟฟ้าประตู ไม่พึงประสงค์โพลีซิลิกอนจะถูกลบออกจากสารเคมีหรือพลาสม่าแกะสลัก ในการสั่งซื้อที่จะแนะนำแหล่งที่มาและท่อระบายน้ำในภูมิภาคโดยเฉพาะอย่างยิ่งสำหรับอุปกรณ์ MOS เป็นชนิดเอ็นเจือปนเช่นฟอสฟอรัสหรือสารหนูเป็นที่รู้จัก นี้จะกระทำโดยการแพร่กระจายหรือวิธีการฝังไอออน ออกไซด์ฟิลด์หนาและประตูซิลิกอนโพลีเป็นอุปสรรคในการเจือปน แต่ในขั้นตอนนี้โพลีศรีกลายเป็นหนักชนิดเอ็น.
อีกครั้งผ่านกระบวนการ CVD, ชั้นฉนวน SiO2, ฝาก ดังแสดงในรูปข้างต้นขั้นตอนที่สาม photolithographic แสดงพื้นที่ในรายชื่อที่จะทรานซิสเตอร์ที่จะทำ สารเคมีหรือพลาสม่าแกะสลักคัดเลือก exposes ซิลิคอนเปลือยหรือโพลีศรีในพื้นที่ที่ติดต่อ.
อัลจะใช้สำหรับการเชื่อมต่อโครงข่าย ดังแสดงในรูปข้างต้นขั้นตอนที่สี่กำบังแสดงให้เห็นว่าอัลเป็นที่ต้องการสำหรับการเชื่อมต่อวงจร.
ขั้นตอนสุดท้ายของกระบวนการเหมือนกับที่อธิบายของวงจรรวมขั้วทรานซิสเตอร์ กระบวนการดังกล่าวเป็นไปได้ง่าย สำหรับการประมวลผลขั้นสูงของ NMOS และ CMOS, 7 ถึง 12 ขั้นตอนจะต้องกำบัง.

Tagged

ผลลัพธ์ (ไทย) 3:

โดยกระบวนการสะสมไอเคมี ( CVD ) ชั้นบางของซิลิกอนไนไตรด์ จะฝากบนพื้นผิวเวเฟอร์ทั้งหมด ด้วยขั้นตอน photolithographic แรก พื้นที่ที่สามารถประดิษฐ์ทรานซิสเตอร์เป็นอย่างชัดเจนกำหนด ผ่านการเคมี , Si3N4 ออกนอกพื้นที่ทรานซิสเตอร์ . เพื่อปราบปรามสื่อที่ไม่พึงประสงค์ระหว่างเว็บไซต์ทรานซิสเตอร์ , สิ่งเจือปน เช่น โบรอนคือ implanted ในภูมิภาคสัมผัส . ถัดไป , SiO2 ชั้น 1 ไมโครเมตร ความหนา คือ ปลูกใน เหล่านี้ใช้งาน หรือเขตภูมิภาค โดยเปิดเผยแผ่นเวเฟอร์ให้ออกซิเจนในเตาหลอมไฟฟ้า นี้เรียกว่าการเลือกท้องถิ่นหรือกระบวนการออกซิเดชัน การดิฟคือไม่อนุญาตให้ออกซิเจนจึงยับยั้งการเจริญเติบโตของออกไซด์หนาในทรานซิสเตอร์ภาคถัดไป , Si3N4 จะถูกลบออกโดย etchant ไม่ได้โจมตี SiO2 . ชั้นของออกไซด์ 0.1 ไมโครเมตร หนา จะปลูกในพื้นที่ทรานซิสเตอร์ . งั้นชั้นของโพลีซิลิคอนที่ปลูกทั่วทั้งแผ่นด้วยกระบวนการ CVD . ขั้นตอน photolithographic ที่สองแสดงลวดลายที่ต้องการประตูไฟฟ้า . โพลีซิลิคอนที่ไม่พึงประสงค์จะถูกลบออกด้วยสารเคมี หรือพลาสมาแกะสลัก . เพื่อแนะนำแหล่งและท่อระบายน้ำในพื้นที่เฉพาะสำหรับ MOS อุปกรณ์ , ทั่วไปโดพันท์ เช่นฟอสฟอรัส หรือสารหนู เป็นที่รู้จัก นี้จะกระทำโดยวิธีการกระจายหรือฝังไอออน ด้านหนาออกไซด์และโพลี - ซิลิคอนประตูมีอุปสรรคกับโดพันท์ แต่ในขั้นตอนนี้ โพลีซี กลายเป็นหนักทั่วไป .อีกครั้ง ผ่านกระบวนการ CVD , ฉนวนชั้น , SiO2 , ฝาก ดังแสดงในรูปข้างบน เป็นขั้นตอน photolithographic ที่สามแสดงพื้นที่ที่ติดต่อกับทรานซิสเตอร์จะต้องทำ เคมีหรือ พลาสม่า การเลือกเปิดเปลือยหรือโพลีซิลิคอน Si ในพื้นที่ติดต่อ .ลใช้ในการเชื่อมต่อ . ดังแสดงในรูปที่ 4 แสดงขั้นตอนข้างต้น บังอัลตามที่ต้องการสำหรับวงจรการเชื่อมต่อขั้นตอนสุดท้ายของกระบวนการจะเหมือนกันกับที่อธิบายไว้สำหรับไบโพลาร์ทรานซิสเตอร์ไอซี . เหนือกระบวนการที่ง่ายที่สุด สำหรับการประมวลผลขั้นสูงและ nmos CMOS 7 12 กาวเป็นขั้นตอนที่จำเป็นติดแท็ก