Higher speed and lower power for wr

Higher speed and lower power for writing MTJs is required for L2 cache compared with L3. However, the write speed of MTJs is more than 10 times slower than that of single SRAM cell.Onesolutiontosolvethisissueistousenonvolatile-(NV)SRAM.TheNV-SRAMisamemorycircuitinwhichonepart of the circuit is SRAM and the other part is MRAM, as shown in Fig. 1. The NV-SRAM can work as SRAM in a normal operationstate,andworksasaMRAMina“sleep”(powerdown) state. TherearepluraldesignsfortheNV-SRAM.Theauthorsproposed the first concept of STT-MRAM-based NV-SRAM(Fig. 1) in 2004 [6]. Later, other types of NV-SRAM were proposed based on 8T-2MTJ and 4T-2MTJ shown in Figs. 2. To clarifythesuitabledesignfortheL2cache,discreetanalysisand comparison is needed. First, power consumption of NV-SRAM based nonvolatile cache memory was estimated, which is the most important feature to be compared. Calculation of the cache power is difficult, because cache operation is complicated and dominated by CPU and it depends on software. Hence, a new CPU simulator based on NV-RAM was developed with CPU simulator GEM5 using single ARMv7 CPU core (single core,issue ,outoforder).SPEC-CPU2006[11]was used for benchmark suites. This simulator can be applied to variousNV-SRAMdesigns.Fastandlow-powerperpendicular (FL-p-)STT-MRAM cells were used for calculations of 6Tand 8T-NVSRAM. Other type of perpendicular STT-MRAM developed for 4T-NVSRAM wasused for4T-type. Fig. 3 shows normalized power of cache memory (SRAM is 1.0) calculated and 4 kinds of workload programs are selected. System clock frequency is 1 GHz, using data in Table I listed in the next page. L1 cache capacity is 32 kB for instruction and 32 kB for data with 64 B per line and 4 way. L2 and L3 cache capacity is 1 MB and 4 MB, respectively. CPU operationpowerwith6T-and8T-NV-SRAMbasedcachememoryis much lower than that of SRAM. On the other hand, the power of4T-2MTJismuchhigherthanothers,sincetheactivepower of 4T-2MTJ cell due to large write/read current and high MTJ programming energy is more than 100 times larger than thatof SRAM, even though its standby power is almost zero. These powers calculated for RAMs are those consumed during runningapplications.ItshouldbenotedthatwhenCPUisinalong term standby state without running applications, both SRAM and NV-SRAMs can shift to a sleep mode, and there is no difference in power consumption among them. Second, cell area was estimated using CAD layout tools. Fig. 4 show three sets of layout for SRAM, 6T-NVSRAM and 8T-NVSRAM in a 32 nm CMOS technology. 8T-NVSRAM has about 2.5 times larger area than SRAM, which is not acceptableforL2cacheconsideringthechipcost,astheL2cache area is about 30 to 50% of CPU chip area. 6T-NVSRAM has x1.2 area of SRAM. According to the previous report, the area of 4T-NVSRAM is x0.8 to x1.2 of SRAM area. The cell areaof6T-and4T-NVRAMiscomparabletothatofSRAM. Third, access time was analyzed. The access time of 6Tand 8T-NVSRAM is determined only by the SRAM-mode in a normal state, since the MRAM-mode is used only in a sleep state. The access time is, therefore, comparable to that of SRAM, 3 to 4 ns in a 32 nm Low Power-CMOS (ITRS roadmap). However, since 4T-NVSRAM uses the MRAM-mode for write access and two MTJs are written one by one, its write access time is 40 ns, about x10 larger compared with SRAM. As for the static noise margin for SRAM-mode of NV-SRAM, it could be slightly worsen in the case of 6T-NVSRAM, since there are MTJs inside cross-coupled inverters. This issue can, however, be solved by optimizing dimensions of transistors and metal wires. AsforthepowergatingspeedfortheseNV-SRAM,veryfast power-onandpower-offisfeasiblewithinonesystemclockfor allthreekindsofNV-SRAM,ifareaoverheadforpowergating switch forfine-grain memory blocks is acceptable. Table I summarizes the comparison of NVSRAM with conventional SRAM. These results indicate that6T-NVSRAM is the most suitable for L2 cache memory. To realize the 6T-NVSRAM, the important future work is considered to decreasevariationofMTJsassmallasCMOStransistors. There is also room for further improvement of performance/ powerbymodifyingthe“Normally-On”typememorycellsthat needthepowergatingtoreducepowerasdescribedinthispaper into“Normally-Off”typememorycellshavingnoleakagecurrent paths in the cells, for example, 3T-1MTJ cell [12]). This study will be tried as future works.

ผลลัพธ์ (ไทย) 1:

ความเร็วสูงและใช้พลังงานต่ำสำหรับการเขียน MTJs ไม่จำเป็นสำหรับแคช L2 ที่เทียบกับ L3 อย่างไรก็ตาม ความเร็วในการเขียนของ MTJs เป็นมากกว่า 10 ครั้งช้ากว่าที่เซลล์พาร์เดียว Onesolutiontosolvethisissueistousenonvolatile- (NV) พาร์ TheNV-SRAMisamemorycircuitinwhichonepart ของวงจรเป็นพาร์ และส่วนอื่น ๆ เป็น MRAM ดังที่แสดงในรูปที่ 1 NV-พาร์สามารถทำงานเป็นพาร์ในสถานะปกติ operationstate,andworksasaMRAMina"sleep"(powerdown) แนวคิดแรก STT MRAM คะแนน NV-SRAM(Fig. 1) ในปี 2004 [6] TherearepluraldesignsfortheNV-SRAM.Theauthorsproposed ภายหลัง NV พาร์ชนิดอื่น ๆ ที่ถูกนำเสนอตาม 8T 2MTJ และ 4 ที 2MTJ แสดงในมะเดื่อ. 2 ถึง clarifythesuitabledesignfortheL2cache, discreetanalysisand เปรียบเทียบจำเป็น ครั้งแรก การใช้พลังงานของหน่วยความจำแค nonvolatile NV พาร์คะแนนประมาณ ซึ่งเป็นคุณลักษณะสำคัญที่สุดที่จะเปรียบเทียบ การคำนวณพลังงานแคเป็น difficult เพราะแคจะซับซ้อน และครอบงำ โดย CPU และมันขึ้นอยู่กับซอฟต์แวร์ ด้วยเหตุนี้ จำลองการ CPU ใหม่อิง NV-รามได้รับการพัฒนา ด้วย CPU หลักจำลอง GEM5 ใช้ CPU ARMv7 เดียว (แกนเดียว ปัญหา outoforder) ข้อมูลจำเพาะ-CPU2006 [11] ถูกใช้สำหรับเกณฑ์มาตรฐาน จำลองนี้สามารถใช้การ variousNV-SRAMdesigns.Fastandlow-powerperpendicular (FL - p-) เซลล์ STT MRAM ถูกใช้สำหรับการคำนวณ 6Tand 8T-NVSRAM ชนิดอื่น ๆ ของฉาก STT-MRAM พัฒนา 4 ที NVSRAM wasused for4T-ชนิด รูป 3 แสดงพลังงานมาตรฐานของหน่วยความจำแค (พาร์เป็น 1.0) คำนวณและปริมาณงานที่โปรแกรมเลือกไว้ 4 ชนิด ระบบความถี่นาฬิกา 1 GHz การใช้ข้อมูลในตารางที่ผมแสดงในหน้าถัดไปได้ ความจุแคช L1 เป็น 32 กิโลไบต์ สำหรับการเรียนการสอน และ 32 กิโลไบต์สำหรับข้อมูลด้วย 64 B ต่อบรรทัดและ 4 วิธี ความจุแคช L2 และ L3 เป็น 1 เมกะไบต์และ 4 MB ตามลำดับ CPU operationpowerwith6T-and8T-NV-SRAMbasedcachememoryis ต่ำกว่าพาร์ บนมืออื่น ๆ of4T พลังงาน-2MTJismuchhigherthanothers, sincetheactivepower ของเซลล์ 4 ที 2MTJ ใหญ่เขียน/อ่านปัจจุบัน และสูง MTJ เขียนโปรแกรมพลังงานได้มากกว่า 100 ครั้งใหญ่กว่า thatof พาร์ แม้ว่าไฟมันเกือบจะเป็นศูนย์ อำนาจเหล่านี้คำนวณสำหรับ RAMs คือผู้บริโภคในระหว่าง runningapplications ระยะ ItshouldbenotedthatwhenCPUisinalong สถานะสแตนด์บายโดยไม่เรียกใช้โปรแกรมประยุกต์ พาร์และ NV SRAMs สามารถเปลี่ยนไปสู่โหมดสลีป และมีไม่มีความแตกต่างในการใช้พลังงานในหมู่พวกเขา ที่สอง พื้นที่เซลล์ได้ประมาณการใช้ CAD เครื่องมือเค้าโครง รูป 4 แสดงสามชุดของโครงร่างสำหรับพาร์ 6T NVSRAM และ NVSRAM 8T ในเทคโนโลยี 32 nm CMOS 8T NVSRAM ได้ประมาณ 2.5 เท่ากว้างกว่าพาร์ ซึ่งไม่ได้ acceptableforL2cacheconsideringthechipcost, astheL2cache ที่ตั้งอยู่ประมาณ 30-50% ของพื้นที่ชิป CPU 6T NVSRAM มีพื้นที่ x1.2 พาร์ ตามรายงานก่อนหน้านี้ พื้นที่ของ NVSRAM 4 ทีได้ x0.8 การ x1.2 ของพาร์ เซลล์ areaof6T-and4T-NVRAMiscomparabletothatofSRAM ที่สาม เวลาถูกวิเคราะห์ 6Tand 8T-NVSRAM เวลาเข้าจะถูกกำหนด โดยเฉพาะโหมดพาร์ในสถานะปกติ เนื่องจากเป็นโหมด MRAM จะใช้เฉพาะในสลี เวลาการเข้าถึงเป็น ดังนั้น เทียบได้กับที่พาร์ 3-4 ns ในแบบ 32 nm ต่ำพลังงาน-CMOS (ITRS แผน) อย่างไรก็ตาม ตั้งแต่ 4 ที NVSRAM ใช้ MRAM-โหมดสำหรับเขียน และ MTJs สองเขียนโดยหนึ่ง เวลาที่เขียนคือ 40, ns เกี่ยวกับ x10 ขนาดใหญ่เมื่อเทียบกับพาร์ สำหรับกำไรแบบคงที่สำหรับพาร์-โหมดของ NV พาร์ มันอาจจะเลวลงเล็กน้อยในกรณี 6T NVSRAM เนื่องจากมี MTJs ภายในอินเวอร์เตอร์ข้ามควบคู่ ปัญหานี้ อย่างไรก็ตาม สามารถแก้ไขได้ โดยการเพิ่มขนาดของทรานซิสเตอร์และสายโลหะ AsforthepowergatingspeedfortheseNV-พาร์ veryfast ไฟฟ้า-onandpower-offisfeasiblewithinonesystemclockfor allthreekindsofNV-พาร์ บล็อกหน่วยความจำ ifareaoverheadforpowergating สวิตช์ forfine เมล็ดเป็นที่ยอมรับ ตารางที่ผมสรุปการเปรียบเทียบ NVSRAM กับพาร์ธรรมดา ผลลัพธ์เหล่านี้บ่งชี้ that6T NVSRAM เหมาะสุดสำหรับหน่วยความจำแคช L2 ตระหนัก 6T-NVSRAM ทำงานในอนาคตที่สำคัญถือว่า decreasevariationofMTJsassmallasCMOStransistors มีห้องพักสำหรับการปรับปรุงประสิทธิภาพการทำงาน / มือถือ powerbymodifyingthe "ตามปกติใน" typememorycellsthat needthepowergatingtoreducepowerasdescribedinthispaper เข้าไปในเส้นทาง "ปกติปิด" typememorycellshavingnoleakagecurrent ในเซลล์ เช่น 3T-1MTJ [12]) การศึกษานี้จะสามารถลองเป็นทำงานในอนาคต

ผลลัพธ์ (ไทย) 2:

ความเร็วที่สูงขึ้นและพลังงานที่ต่ำกว่าสำหรับการเขียน MTJs เป็นสิ่งจำเป็นสำหรับแคช L2 เมื่อเทียบกับ L3 แต่ความเร็วในการเขียนของ MTJs มากกว่า 10 ครั้งช้ากว่าที่ cell.Onesolutiontosolvethisissueistousenonvolatile- SRAM เดียว (เนวาดา) SRAM.TheNV-SRAMisamemorycircuitinwhichonepart ของวงจรคือ SRAM และส่วนอื่น ๆ ที่เป็น MRAM ดังแสดงในรูปที่ 1. NV-SRAM สามารถทำงานเป็น SRAM ใน operationstate ปกติ andworksasaMRAMina "นอน" (powerdown) รัฐ TherearepluraldesignsfortheNV-SRAM.Theauthorsproposed แนวคิด RST Fi ของ STT-MRAM ตาม NV-SRAM (รูปที่ 1). ในปี 2004 [6] ต่อมาประเภทอื่น ๆ NV-SRAM ถูกเสนอขึ้นอยู่กับ 8T-2MTJ และ 4T-2MTJ แสดงในมะเดื่อ 2. เพื่อ clarifythesuitabledesignfortheL2cache เปรียบเทียบ discreetanalysisand เป็นสิ่งจำเป็น ครั้งแรกที่หน่วยความจำแคชใช้พลังงานของ NV-SRAM ตาม nonvolatile เป็นที่คาดกันซึ่งเป็นคุณลักษณะที่สำคัญที่สุดที่จะเปรียบเทียบ การคำนวณกำลังแคชยากที่เพราะการดำเนินการแคชที่มีความซับซ้อนและครอบงำโดย CPU และมันขึ้นอยู่กับซอฟแวร์ ดังนั้นจำลอง CPU ใหม่บนพื้นฐานของ NV-RAM ได้รับการพัฒนาด้วยการจำลอง CPU GEM5 ใช้เดียว ARMv7 CPU หลัก (หลักเดียวปัญหา outoforder) .SPEC-CPU2006 [11] ที่ใช้สำหรับห้องสวีทมาตรฐาน จำลองนี้สามารถนำไปใช้ variousNV-SRAMdesigns.Fastandlow-powerperpendicular (FL-p-) เซลล์ STT-MRAM ถูกนำมาใช้สำหรับการคำนวณของ 6Tand 8T-NVSRAM ประเภทอื่น ๆ ของตั้งฉาก STT-MRAM พัฒนาสำหรับ 4T-NVSRAM wasused for4T ชนิด มะเดื่อ. 3 แสดงให้เห็นถึงอำนาจปกติหน่วยความจำแคช (SRAM คือ 1.0) การคำนวณและ 4 ชนิดของโปรแกรมภาระงานที่ได้รับการคัดเลือก ความถี่สัญญาณนาฬิกาของระบบคือ 1 GHz โดยใช้ข้อมูลในตารางที่ผมระบุไว้ในหน้าถัดไป ความจุแคช L1 เป็น 32 กิโลไบต์สำหรับการเรียนการสอนและ 32 กิโลไบต์สำหรับข้อมูลที่มี 64 B ต่อสายและ 4 วิธี L2 และ L3 แคชกำลังการผลิต 1 ล้านบาทและ 4 ล้านบาทตามลำดับ CPU-operationpowerwith6T and8T-NV-SRAMbasedcachememoryis มากต่ำกว่า SRAM บนมืออื่น ๆ , อำนาจ of4T-2MTJismuchhigherthanothers, sincetheactivepower เซลล์ 4T-2MTJ เนื่องจากการเขียนขนาดใหญ่ / อ่านในปัจจุบันและพลังงานสูงการเขียนโปรแกรม MTJ เป็นมากกว่า 100 ครั้งใหญ่กว่า SRAM thatof แม้ว่าพลังงานสแตนด์บายของมันเกือบเป็นศูนย์ อำนาจเหล่านี้คำนวณกระทุ้งที่ผู้บริโภคในช่วงสแตนด์บายสถานะระยะ runningapplications.ItshouldbenotedthatwhenCPUisinalong โดยไม่ต้องใช้โปรแกรมทั้ง SRAM และ NV-SRAMs สามารถเปลี่ยนโหมดการนอนหลับและมีความแตกต่างในการใช้พลังงานที่ไม่มีในหมู่พวกเขา ประการที่สองพื้นที่ถือเป็นที่คาดกันโดยใช้เครื่องมือรูปแบบ CAD มะเดื่อ. 4 แสดงสามชุดของรูปแบบสำหรับ SRAM, 6T-NVSRAM และ 8T-NVSRAM ใน CMOS เทคโนโลยี 32 นาโนเมตร 8T-NVSRAM มีประมาณ 2.5 เท่าของขนาดใหญ่พื้นที่กว่า SRAM ซึ่งไม่ acceptableforL2cacheconsideringthechipcost พื้นที่ astheL2cache ประมาณ 30 ถึง 50% ของพื้นที่ชิปซีพียู 6T-NVSRAM มีพื้นที่ x1.2 ของ SRAM ตามรายงานก่อนหน้านี้พื้นที่ 4T-NVSRAM เป็น x0.8 x1.2 ไปจากพื้นที่ SRAM เซลล์ areaof6T-and4T-NVRAMiscomparabletothatofSRAM ประการที่สามเวลาในการเข้าถึงการวิเคราะห์ ระยะเวลาการเข้าถึงของ 6Tand 8T-NVSRAM จะถูกกำหนดโดยเฉพาะ SRAM โหมดในสภาวะปกติตั้งแต่ MRAM โหมดจะใช้เฉพาะในการนอนหลับ เวลาเข้าถึงจึงเทียบเท่ากับที่ของ SRAM, 3-4 NS ใน 32 นาโนเมตรต่ำ Power-CMOS (ITRS แผนงาน) อย่างไรก็ตามตั้งแต่ 4T-NVSRAM ใช้ MRAM โหมดสำหรับการเข้าถึงการเขียนและสอง MTJs จะเขียนหนึ่งโดยหนึ่งเขียนเวลาเข้าถึง 40 NS, เกี่ยวกับ X10 ขนาดใหญ่เมื่อเทียบกับ SRAM สำหรับอัตรากำไรแบบคงที่สำหรับเสียง SRAM โหมดของ NV-SRAM มันอาจจะเลวลงเล็กน้อยในกรณีของ 6T-NVSRAM เนื่องจากมี MTJs ภายในอินเวอร์เตอร์ข้ามคู่ ปัญหานี้สามารถ แต่ได้รับการแก้ไขโดยการเพิ่มประสิทธิภาพขนาดของทรานซิสเตอร์และสายโลหะ AsforthepowergatingspeedfortheseNV-SRAM, veryfast พลังงาน onandpower-offisfeasiblewithinonesystemclockfor allthreekindsofNV-SRAM, ifareaoverheadforpowergating สวิทช์สำหรับบล็อกหน่วยความจำ Fi NE-ข้าวเป็นที่ยอมรับ ตารางที่ผมสรุปเปรียบเทียบ NVSRAM กับ SRAM ธรรมดา ผลลัพธ์เหล่านี้บ่งชี้ that6T-NVSRAM เป็นที่เหมาะสมที่สุดสำหรับหน่วยความจำแคช L2 ตระหนักถึง 6T-NVSRAM การทำงานในอนาคตที่สำคัญคือการพิจารณาให้ decreasevariationofMTJsassmallasCMOStransistors นอกจากนี้ยังมีห้องสำหรับการปรับปรุงประสิทธิภาพการทำงานต่อไปของ / powerbymodifyingthe "ปกติ-On" typememorycellsthat needthepowergatingtoreducepowerasdescribedinthispaper เข้า "ปกติ-Off" เส้นทาง typememorycellshavingnoleakagecurrent ในเซลล์เช่นเซลล์ 3T-1MTJ [12]) การศึกษาครั้งนี้จะได้รับการพยายามเป็นผลงานในอนาคต

ผลลัพธ์ (ไทย) 3:

ความเร็วสูงและพลังงานต่ำสำหรับการเขียน mtjs เป็นสิ่งจำเป็นสำหรับการเปรียบเทียบกับแคช L2 L3 . อย่างไรก็ตาม ความเร็วในการเขียนของ mtjs มากกว่า 10 ครั้งช้ากว่าการ SRAM เซลล์ onesolutiontosolvethisissueistousenonvolatile - ( NV ) sram.thenv-sramisamemorycircuitinwhichonepart ของวงจรคือ SRAM และอีกส่วนคือมแรม ดังแสดงในรูปที่ 1 การ nv-sram สามารถทำงานเป็น SRAM ใน operationstate ปกติ andworksasamramina " นอน " ( powerdown ) รัฐ therearepluraldesignsforthenv-sram.theauthorsproposed RST จึงแนวคิดของโหมดมแรมตาม nv-sram ( รูปที่ 1 ) ในปี พ.ศ. 2547 [ 6 ] ต่อมา ประเภทอื่น ๆของ nv-sram เสนอตาม 8t-2mtj 4t-2mtj และแสดงในผลมะเดื่อ . 2 . เพื่อ clarifythesuitabledesignforthel2cache เปรียบเทียบ discreetanalysisand ที่จําเป็น แรก , การใช้พลังงานของ nv-sram ตามความจำแคช nonvolatile ประมาณซึ่งเป็นคุณลักษณะที่สำคัญที่สุดที่จะถูกเปรียบเทียบ จากการคำนวณของแคชระดับพลังถ่ายทอดศาสนา เพราะการดำเนินงานแคชที่ซับซ้อนและครอบงำโดยซีพียู และขึ้นอยู่กับซอฟต์แวร์ ดังนั้น ซีพียูใหม่จำลองจาก nv-ram ถูกพัฒนาด้วยการใช้ซีพียู ARMv7 gem5 จำลองซีพียูแกนเดี่ยว ( single core , ปัญหา , outoforder ) spec-cpu2006 [ 11 ] ใช้มาตรฐานห้อง จำลองนี้สามารถนำมาใช้กับ variousnv-sramdesigns.fastandlow-powerperpendicular ( fl-p - ) stt-mram เซลล์ถูกใช้สำหรับการคำนวณของ 6tand 8t-nvsram . ประเภทอื่น ๆของ stt-mram พัฒนา 4t-nvsram ตั้งฉากและประเภท for4t . รูปที่ 3 แสดงให้เห็นถึงอำนาจของหน่วยความจำแคช ( ปกติ SRAM เป็น 1.0 ) คำนวณและ 4 ชนิดของโปรแกรมงานที่ถูกเลือก ความถี่สัญญาณนาฬิกา 1 GHz ระบบ การใช้ข้อมูลในตารางที่แสดงในหน้าถัดไป ความจุ 32 KB แคช L1 การเรียนการสอนและ 32 KB สำหรับข้อมูล 64 บาทต่อเส้น และ 4 ทาง แคช L2 และ L3 ขนาด 1 MB และ 4 MB ) ซีพียู operationpowerwith6t-and8t-nv-srambasedcachememoryis มากต่ำกว่าที่ของ SRAM . บนมืออื่น ๆ , พลังงาน of4t-2mtjismuchhigherthanothers sincetheactivepower , ของ 4t-2mtj เซลล์เนื่องจากขนาดใหญ่เขียน / อ่านปัจจุบันและการเขียนโปรแกรม mtj พลังงานสูงมากกว่า 100 ครั้งใหญ่กว่าอาร์เอส SRAM แม้ว่าพลังสแตนด์บายเกือบเป็นศูนย์ พลังการคำนวณสำหรับแกะผู้บริโภคในช่วงระยะ runningapplications.itshouldbenotedthatwhencpuisinalong สถานะสแตนด์บายโดยไม่ใช้งานทั้งในและ srams NV SRAM สามารถเลื่อนไปโหมดนอนหลับ และไม่มีความแตกต่างในการใช้พลังงานของพวกเขา ประการที่สอง พื้นที่เซลล์ที่ถูกประมาณโดยใช้เครื่องมือรูปแบบ CAD รูปที่ 4 แสดงผัง SRAM 3 ชุด และใน 6t-nvsram 8t-nvsram 32 nm CMOS เทคโนโลยี 8t-nvsram มีประมาณ 2.5 เท่า พื้นที่กว่า SRAM ซึ่งไม่ acceptableforl2cacheconsideringthechipcost พื้นที่ asthel2cache ประมาณ 30 ถึง 50 % ของพื้นที่ ชิปซีพียู 6t-nvsram ได้ x1.2 พื้นที่ของ SRAM . ตามรายงานก่อนหน้านี้ พื้นที่ 4t-nvsram เป็น x0.8 เพื่อ x1.2 ของ SRAM บริเวณ เซลล์ areaof6t-and4t-nvramiscomparabletothatofsram . สาม เวลาในการเข้าถึงข้อมูลคือการวิเคราะห์ เวลาการเข้าถึงของ 6tand 8t-nvsram ถูกกำหนดโดย SRAM โหมดในสถานะปกติ ตั้งแต่โหมดมแรมถูกใช้เฉพาะในสถานะหลับ เวลาการเข้าถึงจึงเทียบเท่ากับที่ของ SRAM 3 กับ 4 NS ใน 32 นาโนเมตรพลังงานต่ำ CMOS ( itrs Roadmap ) อย่างไรก็ตาม เนื่องจาก 4t-nvsram ใช้โหมดมแรมสำหรับเขียนข้อมูลและสอง mtjs เขียนหนึ่งโดยหนึ่ง มันเขียนข้อมูลเวลา 40 NS เกี่ยวกับ x10 ขนาดใหญ่เมื่อเทียบกับ SRAM . สำหรับขอบเสียงคงที่สำหรับ SRAM โหมดของ nv-sram , มันอาจจะค่อนข้างเสื่อมโทรม ในกรณีของ 6t-nvsram เนื่องจากมี mtjs ภายในข้ามคู่ อินเวอร์เตอร์ ปัญหานี้สามารถแก้ไขได้โดยการเพิ่ม อย่างไรก็ตาม ขนาดของทรานซิสเตอร์และลวดโลหะ asforthepowergatingspeedforthesenv SRAM veryfast onandpower offisfeasiblewithinonesystemclockfor allthreekindsofnv SRAM , พลังงาน , เพื่อ ifareaoverheadforpowergating สลับเม็ดบล็อกหน่วยความจำจึงไม่เป็นที่ยอมรับ ตารางที่ผมสรุปการเปรียบเทียบกับการชุมนุม nvsram SRAM . ผลลัพธ์เหล่านี้แสดงให้ that6t nvsram เหมาะสำหรับหน่วยความจำแคช L2 . ตระหนักถึง 6t-nvsram งานในอนาคตที่สำคัญคือการพิจารณา decreasevariationofmtjsassmallascmostransistors . นอกจากนี้ยังมีห้องสำหรับการปรับปรุงเพิ่มเติมสมรรถนะ / powerbymodifyingthe " ปกติ " typememorycellsthat needthepowergatingtoreducepowerasdescribedinthispaper เป็น " ปกติ " typememorycellshavingnoleakagecurrent เส้นทางในเซลล์ เช่น เซลล์ 3t-1mtj [ 12 ] ) การศึกษานี้จะต้องพยายามเป็นผลงานในอนาคต