Design reusability• VHDL:– Procedur

Design reusability
• VHDL:
– Procedures and functions may be placed in a package
so that they are available to any design-unit that
wishes to use them
• Verilog:
– There is no concept of packages in Verilog.
– Functions and procedures used within a model must be
defined in the module.
– To make functions and procedures generally accessible
from different module statements the functions and
procedures must be placed in a separate system file
and included using the `include compiler directive.
High level constructs
• VHDL:
– There are more constructs and features for high-level
modeling in VHDL than there are in Verilog.
– Abstract data types can be used along with the
following statements:
• package statements for model reuse,
• configuration statements for configuring design structure,
• generate statements for replicating structure,
• generic statements for generic models that can be
individually characterized, for example, bit width.
– All these language statements are useful in
synthesizable models.
• Verilog:
– Except for being able to parameterize models by
overloading parameter constants, there is no
equivalent to the high-level VHDL modeling statements
in Verilog
Low level constructs
• VHDL:
– Simple two input logical operators are built into the
language, they are: NOT, AND, OR, NAND, NOR, XOR
and XNOR.
– Any timing must be separately specified using the after
clause.
– Separate constructs defined under the VITAL language
must be used to define the cell primitives of ASIC and
FPGA libraries.
• Verilog:
– The Verilog language was originally developed with
gate level modeling in mind, and so has very good
constructs for modeling at this level and for modeling
the cell primitives of ASIC and FPGA libraries.
– Examples include User Defined Primitives (UDP), truth
tables and the specify block for specifying timing delays
across a module.

ผลลัพธ์ (ไทย) 1:

สามารถนำมาใช้ออกแบบ• VHDL:– กระบวนการและการทำงานอาจจะวางเป็นแพคเกจเพื่อให้ใช้ในการออกแบบหน่วยใด ๆ ที่ความต้องการใช้• Verilog:– ไม่มีแนวคิดของแพคเกจใน Verilog มีอยู่– ฟังก์ชัน และกระบวนงานที่ใช้ภายในแบบจำลองต้องกำหนดไว้ในโมดูล– เพื่อให้ฟังก์ชันและกระบวนงานโดยทั่วไปสามารถเข้าถึงได้จากโมดูลต่าง ๆ งบฟังก์ชั่น และขั้นตอนต้องอยู่ในไฟล์ระบบที่แยกต่างหากและใช้การ ' รวมสั่งของคอมไพเลอร์โครงสร้างระดับสูง• VHDL:-มีโครงสร้างและคุณสมบัติเพิ่มเติมระดับสูงการสร้างโมเดลใน VHDL กว่ามีใน Verilog– สามารถใช้พร้อมกับชนิดข้อมูลนามธรรมงบการเงินต่อไปนี้:•แพคเกจงบสำหรับรูปแบบนำมาใช้ใหม่•งบการกำหนดค่าสำหรับการกำหนดค่าการออกแบบโครงสร้าง•สร้างงบสำหรับการจำลองแบบโครงสร้าง•งบทั่วไปสำหรับรุ่นทั่วไปที่สามารถโดดเด่นมีเอกลักษณ์ เช่น บิตความกว้าง– งบภาษาทั้งหมดนี้มีประโยชน์ในรุ่น synthesizable• Verilog:-ยกเว้นสำหรับความสามารถในการโมเดลโดย parameterizeพารามิเตอร์ค่าคง มีเป็นไม่มีเทียบเท่ากับ VHDL ระดับสูงที่สร้างแบบจำลองงบประมาณใน Verilogโครงสร้างระดับต่ำ• VHDL:-ง่ายสองอินพุตตรรกะเป็นส่วนตัวภาษา พวกเขาจะ: ไม่ AND, OR, NAND หรือ XORและ XNOR– เวลาใด ๆ ต้องแยกระบุใช้หลังจากอนุประโยค– แยกโครงสร้างที่กำหนดไว้ภายใต้ภาษาสำคัญต้องใช้เพื่อกำหนดรูปทรงเรขาคณิตเซลล์ของ ASIC และFPGA ไลบรารี• Verilog:– ภาษา Verilog ถูกพัฒนามาด้วยประตูโมเดลระดับในจิตใจ และดังนั้น มีดีมากโครงสร้าง สำหรับการสร้างโมเดลในระดับนี้ และการสร้างโมเดลนำเซลล์ของ ASIC และ FPGA ไลบรารี– ตัวอย่างเช่นผู้ใช้กำหนดรูปทรงเรขาคณิต (UDP), ความจริงตารางและบล็อกระบุสำหรับการระบุระยะเวลาความล่าช้าข้ามโมดูนั้น

ผลลัพธ์ (ไทย) 2:

การออกแบบสามารถนำมาใช้
• VHDL:
- วิธีการและฟังก์ชั่นอาจจะอยู่ในแพคเกจ
เพื่อให้พวกเขาพร้อมที่จะให้การใด ๆ การออกแบบหน่วยงานที่
มีความประสงค์ที่จะใช้พวกเขา
• Verilog:
- มีแนวคิดของแพคเกจใน Verilog no.
- ฟังก์ชั่นและวิธีการที่ใช้ภายใน รูปแบบจะต้องมีการ
กำหนดไว้ในโมดูล.
- เพื่อให้การทำงานและวิธีการโดยทั่วไปสามารถเข้าถึงได้
จากงบโมดูลที่แตกต่างกันการทำงานและ
ขั้นตอนจะต้องอยู่ในไฟล์ระบบที่แยกต่างหาก
และรวมถึงการใช้ ` ได้แก่ สั่งคอมไพเลอร์.
โครงสร้างระดับสูง
• VHDL:
- มี โครงสร้างมากขึ้นและคุณสมบัติสำหรับระดับสูง
การสร้างแบบจำลองใน VHDL กว่าที่มีอยู่ใน Verilog.
- ชนิดข้อมูลนามธรรมสามารถนำมาใช้พร้อมกับ
งบต่อไปนี้:
•งบแพคเกจสำหรับรูปแบบที่นำมาใช้ใหม่
•งบการกำหนดค่าสำหรับการออกแบบโครงสร้างการกำหนดค่า
•สร้างงบสำหรับการทำแบบจำลอง โครงสร้าง
งบทั่วไป•สำหรับรูปแบบทั่วไปที่สามารถ
. ลักษณะเป็นรายบุคคลเช่นความกว้างบิต
- ทุกเหล่าแถลงการณ์ภาษามีประโยชน์ในการ
. รุ่น synthesizable
• Verilog:
- ยกเว้นความสามารถในการ parameterize รุ่นจาก
มากไปคงพารามิเตอร์ไม่มี
เทียบเท่ากับระดับสูงงบการสร้างแบบจำลอง VHDL
ใน Verilog
โครงสร้างระดับต่ำ
• VHDL:
- ง่ายสองอินพุตดำเนินการทางตรรกะถูกสร้างขึ้นใน
ภาษาก็คือไม่ได้และ, OR, NAND, NOR, แฮคเกอร์
และ XNOR.
- ระยะเวลาใด ๆ จะต้อง มีการระบุแยกใช้หลังจากที่
ข้อ.
- โครงสร้างเฉพาะกิจการที่กำหนดไว้ภายใต้ภาษา VITAL
จะต้องใช้ในการกำหนดวิทยาการเซลล์ ASIC และ
FPGA ห้องสมุด.
• Verilog:
- ภาษา Verilog ถูกพัฒนามาพร้อมกับ
การสร้างแบบจำลองระดับประตูในใจและเพื่อให้มี ดีมาก
โครงสร้างสำหรับการสร้างแบบจำลองในระดับนี้สำหรับการสร้างแบบจำลองและ
วิทยาการเซลล์ ASIC และ FPGA ห้องสมุด.
- ตัวอย่าง ได้แก่ primitives กำหนดโดยผู้ใช้ (UDP) ความจริง
ตารางและบล็อกระบุสำหรับการระบุความล่าช้าในระยะเวลา
ข้ามโมดูล

ผลลัพธ์ (ไทย) 3:

ออกแบบนี้- ภาษา :- และขั้นตอนการทำงาน อาจจะอยู่ในแพคเกจเพื่อที่พวกเขาจะสามารถใช้ได้กับการออกแบบหน่วยใด ๆความปรารถนาที่จะใช้พวกเขา- Language :- ไม่มีแนวคิดของแพคเกจใน Verilog .- และขั้นตอนการทำงานในแบบต้องใช้ที่กำหนดไว้ในโมดูล- เพื่อให้ฟังก์ชันและกระบวนการโดยทั่วไปสามารถเข้าถึงได้จากงบฟังก์ชันและโมดูลต่าง ๆขั้นตอนจะต้องอยู่ในระบบแฟ้มแยกต่างหากและรวมการใช้ ` รวมถึงผู้แปลคำสั่งระดับโครงสร้าง- ภาษา :ซึ่งมีโครงสร้างและคุณสมบัติสำหรับพื้นฐานการสร้างแบบจำลองในภาษา Verilog มากกว่าที่มีอยู่ใน .ชนิดข้อมูลนามธรรมและสามารถใช้พร้อมกับข้อความต่อไปนี้ :แพคเกจแต่ละแบบใช้งบ ,- ปรับแต่งข้อความสำหรับการออกแบบโครงสร้าง- สร้างรายงานการคัดลอกโครงสร้างบริการทั่วไป ส่วนรุ่นทั่วไป ที่สามารถทีละลักษณะ เช่นบิตกว้าง–เหล่านี้เป็นประโยชน์ในภาษาข้อความรุ่น synthesizable .- Language :( ยกเว้นได้ parameterize รุ่นโดยโหลดค่าพารามิเตอร์ , ไม่มีเทียบเท่ากับระดับสูงภาษาแบบจำลองข้อความใน Languageโครงสร้างระดับต่ำ- ภาษา :( 2 ) ใส่ง่ายสร้างขึ้นในตรรกะภาษา , พวกเขาจะไม่ และ หรือ และและ XORและ xnor .- มีเวลาต้องแยกไว้ใช้หลังข้อโดยแยกโครงสร้างที่กำหนดภายใต้ภาษาสําคัญต้องใช้เพื่อกำหนดเซลล์ primitives ของ ASIC และห้องสมุด FPGA- Language :โดยแต่เดิมพัฒนาด้วยภาษา Verilogประตูแบบในระดับจิตใจ และเพื่อให้มี ดี มากโครงสร้างแบบในระดับนี้ และโมเดลลิ่งเซลล์ primitives ของ ASIC และ FPGA ห้องสมุดตัวอย่าง–รวมถึงผู้ใช้กำหนด primitives ( UDP ) , ความจริงตารางและเพื่อระบุความล่าช้าเวลาระบุบล็อกในโมดูล