While set-associative caches incur

While set-associative caches incur fewer misses than direct- mapped caches, they typically have slower hit times and higher power consumption, when multiple tag and data banks are probed in parallel. This paper presents the location cache structure which significantly reduces the power consumption for large set- associative caches.

We propose to use a small cache, called location cache to store the location of future cache references. If there is a hit in the location cache, the supported cache is accessed as a
direct-mapped cache.

Otherwise, the supported cache is referenced as a conventional set-associative cache.

The worst case access latency of the location cache system is the same as that of a conventional cache.

The location cache is virtually indexed so that operations on it can be performed in parallel with the TLB address translation.

These advantages make it ideal for L2 cache systems where traditional way-predication strategies perform poorly.

We used the CACTI cache model to evaluate the power consumption and access latency of proposed cache architecture.

Simple scalar CPU simulator was used to produce final results.

It is shown that the proposed location cache architecture is power efficient.

In the simulated cache configurations, up-to 47% of cache accessing energy and 25% of average cache access latency can be reduced.

1.INTRODUCTION
To achieve low miss rates, modern processors employ set-associative caches.

In a RAM-tagged n-way set-associative cache, n tag and data ways are accessed concurrently.

This wastes energy because at least n − 1 data reads are useless for each cache access.

Methods to save energy for set-associative caches have been actively researched.

1.1 Structural Approaches
The structural techniques typically segment the word-lines or the bit-lines.

Subbanking (also known as column multiplexing) technique divides the data arrays into subbanks.

Only those sub- banks that contain the desired data are accessed.

The bit-line segmentation scheme partitions the bit-lines. When the memory cells are sampled, only required bit-line segments are discharged.

The MDM (multi-divided module) cache consists of small modules with each of them operating as a stand-alone.

Only the required small module designated by the reference presented to the cache is accessed.

Albonesi proposed the re-sizable selective ways cache.

The cache set associativity can be reset by the software.

An other type of structural method is to a add small piece of cache to capture the most recently referenced data or to contain prefetched data.

Line buffer designs were proposed to cache the recently accessed cache lines.

Filter cache is a small cache that sits between the CPU and the L1 caches.

It reduces L1 cache power consumption by filtering out the references to the L1 caches. Many of the structural approaches have been proved efficient.

They can be used with other strategies describe in the following sections.

1.2 Alternative Cache Organizations
Phased caches first access the tag and then the data arrays.

Only the hit data way is accessed in the second phase, resulting in less data way access energy at the expense of longer access time.

Researchers recently proposed the way concatenation technique for reducing dynamic cache power for application- specific systems.

The cache can be configured by software to be a direct-mapped, two-way or four-way
set-associative cache so as to save power.

The MNM mechanism is proposed to discover cache misses early so that power consumption of the cache can be saved.

CAM-tagged caches are often used in low-power systems.

A CAM based cache puts one set of a cache in a small sub-bank and uses a CAM for the tag lookup of that set.

A set may have 32 or even 64 ways. However, the CAM tags must be searched before the data can be retrieved, which increases the cache latency.

The area overhead brought by CAM cells is also not negligible.

1.3 Speculative Way Selection
The basic idea of speculative way activation is to make a prediction of the way where the required data may be located.

If the prediction is correct, the cache access latency and power consumption is similar to that of a direct-mapped cache of the same size.

If the prediction is wrong, the cache is accessed again to retrieve the desired data.

The cache is accessed as a direct-mapped cache twice.

Because of high prediction accuracy, proposed designs have saved both time and power.

Some designs have also been industrialized.

Prior work can be categorized by the way the cache is probed.

1.3.1 Statically Ordered Cache Probes
The Hash-Rehash cache design and the Pseudo-associative cache design were originally proposed to reduce the miss rates of direct-mapped caches.

When a memory reference is presented to the cache, +the direct-mapped location is checked.

If there is a miss, a hash function is used to index the next cache entry.

In both designs, the most-recently-accessed cache line will be moved to the direct-mapped location.

However, exchanging large cache lines consumes large amount of power as well as bus bandwidth.

1.3.2 Dynamically Ordered Cache Probes
In contrast to the static schemes, researchers have developed schemes which redirect the first probe to a predicted location.

The MRU cache design keeps the MRU information associated to each set.

When searching for data, the block indicated by the MRU bit is probed.

However the MRU bits must be fetched prior to accessing the cache.

The PSA (Predictive Sequential
Associative) cache design moves the prediction procedure to previous stages of pipelining so that the MRU information is presented to the cache simultaneously with the memory reference.

The Reactive-Associative Cache design moves most active blocks to direct-mapped positions and reactively displaces only conflicting blocks based on the PSA cache design.

It reduces cache assess latency at the cost of higher miss rates and larger power consumption.

Dropsho discussed an accounting cache architecture.

The accounting cache first accesses part of the ways of a set associative cache, known as a primary access.

If there is a miss, then the cache accesses the other ways, known as a secondary access.

A swap be- tween the primary and secondary accesses is needed when there is a miss in the primary and a hit in the secondary access.

Energy is saved on a hit during the primary access.

Way-prediction was first proposed to reduce the cache access latency.

The power efficiency of way-prediction techniques were discussed later.

1.3.3 Limitations of Way-Prediction Schemes
Way-prediction designs have been proposed for fast L1 caches.

There are several reasons for which the original way-prediction idea cannot be applied directly to large L2 caches.

First, in way-prediction designs, the predicted way number must be made available before the actual data address is generated.

We call this an out cache 1 feature for way-prediction designs. As large L2 caches are typically physically-indexed caches, a virtual to physical address translation must be conducted before the address can be presented to the way-prediction hardware.

The way-prediction mechanism sitting between the TLB and the L2 cache will add extra delay to the critical path.

Second, L2 caches are unified caches, where most of the references come from L1 data cache misses.

MRU based prediction does not always work well

with data references. Third, the cache line size of the L2 cache is large.

In Intel P4 processors, the L2 cache line size is 128 bytes.

This means exchanging the locations of cache lines is prohibitively expensive.

Finally,way-prediction introduces non unified cache access latency.

The processor must be redesigned to take the advantage of non unified L2 cache latency.




This paper examines the popular MRU information used by existing way-prediction mechanisms.

We show that it is difficult to directly use existing way-prediction on L2 caches.

We propose to use another kind of information, namely address affinity to provide accurate location information for L2 cache references.

The proposed cache design reduces cache access power while improving the performance, compared with a conventional set-associative L2 cache.

The rest of this paper is organized as follows:Section 2 introduces the architecture of the location cache system.

Section 3 presents simulation results on access delay and power consumption of the proposed hardware.

Section 4 studies the performance and power efficiency of the proposed system.

We conclude the paper in Section 5.

2. OUR SOLUTION
We propose a new cache architecture called the location cache.

Figure 1 illustrates its structure.

The location cache is a small virtually-indexed direct-mapped cache.

It caches the location in formation (the way number in one set a memory reference falls into).

This cache works in parallel with the TLB and the L1 cache.

On an L1 cache miss, the physical address translated by the TLB and the way information of the reference are both presented to the L2 cache.

The L2 cache is then accessed as a direct-mapped cache.
There can be a miss in the location cache, then the L2 cache is accessed as a conventional
set-associative cache.
As opposed to way-prediction information, the cached location is not a prediction.

Thus when there is a hit, both time and power will be saved.

Even if there is a miss, we do not see any extra delay penalty as seen in way-prediction caches.
Caching the position, unlike caching the data itself, will not cause coherence problems in multi-processor systems.

Although the snooping mechanism may modify the data stored in the L2 cache, the location will not change.

Also, even if a cache line is replaced in the L2 cache, the way information stored in the location cache will not generate a fault.

ผลลัพธ์ (ไทย) 1:

ในขณะที่แคชชุดสัมพันธ์ใช้พุ่งน้อยกว่าตรงแมปแคช พวกเขามักจะมีช้าตีครั้ง และสูงใช้พลังงาน เมื่อมีพิสูจน์หลายแท็กและข้อมูลธนาคารควบคู่กัน เอกสารนี้แสดงโครงสร้างของแคที่ตั้งซึ่งสามารถลดการใช้พลังงานสำหรับชุดใหญ่ - สัมพันธ์แคช เราเสนอการใช้แคเล็ก เรียกว่าแคชสถานที่เก็บตำแหน่งของข้อมูลอ้างอิงในอนาคตแค ถ้ามีตีในแคตั้ง แคสนับสนุนการเข้าถึงเป็นการ แคแมปโดยตรง มิฉะนั้น แคสนับสนุนอ้างอิงเป็นแคชุดเกี่ยวข้องทั่วไปแฝงเข้ากรณีเลวร้ายที่สุดของระบบแคชสถานเป็นเหมือนกับแคทั่วไป แคที่ตั้งแทบถูกทำดัชนีเพื่อให้สามารถดำเนินการไปพร้อม ๆ กับการแปลที่อยู่ TLB ข้อดีเหล่านี้เหมาะสำหรับระบบแคช L2 ที่กลยุทธ์ predication วิธีแบบดั้งเดิมทำงานเราใช้แบบแคแคคตัสเพื่อประเมินพลังงานปริมาณการใช้และเข้าแฝงของแคนำเสนอสถาปัตยกรรม อย่างจำลอง CPU สเกลาที่ใช้ผลลัพธ์สุดท้าย เป็นแสดงว่าสถาปัตยกรรมแคตำแหน่งเสนอใช้พลังงานอย่างมีประสิทธิภาพ ในการกำหนดค่าแคจำลอง สามารถลดลงถึง 47% ของแคเข้าถึงพลังงานและ 25% ของแคเฉลี่ยเข้าแฝง1.บทนำเพื่อให้ราคาต่ำนางสาว โปรเซสเซอร์ที่ทันสมัยใช้แคชชุดที่เกี่ยวข้อง ในแท็ก RAM ทาง n ชุดสัมพันธ์ n วิธีการแท็กและข้อมูลมีการเข้าถึงพร้อม นี้ทำให้เปลืองพลังงานเพราะน้อย n − 1 อ่านข้อมูลมีประโยชน์สำหรับการเข้าถึงแต่ละแค วิธีการประหยัดพลังงานสำหรับแคชชุดสัมพันธ์กันมีการวิจัยอย่าง1.1 แนวทางที่โครงสร้างเทคนิคโครงสร้างเซ็กเมนต์โดยทั่วไปคำบรรทัดหรือบรรทัดบิต Subbanking (ยังรู้จักเป็นมัลติเพล็กซ์แบบคอลัมน์) เทคนิคแบ่งอาร์เรย์ข้อมูล subbanks เฉพาะที่ย่อยธนาคารที่ประกอบด้วยข้อมูลที่ต้องมีการเข้าถึง โครงร่างการแบ่งบิตสายกั้นบรรทัดบิต เมื่อเซลล์หน่วยความจำมีความ เฉพาะต้องบิตบรรทัดเซ็กเมนต์จะออก แค MDM (ถูกแบ่งหลายโมดูล) ประกอบด้วยโมดูลขนาดเล็กแต่ละของพวกเขาทำงานเป็นแบบสแตนด์อโลนมีการเข้าถึงเฉพาะต้องเล็กโมกำหนด โดยอ้างอิงกับแคช Albonesi เสนอแควิธีเลือกยากลำบากอีกครั้ง สามารถรีเซ็ต associativity ชุดแคช โดยซอฟต์แวร์ ชนิดอื่น ๆ มีโครงสร้างวิธีการคือการเพิ่มชิ้นส่วนเล็ก ๆ ของแค เพื่อรวบรวมข้อมูลอ้างอิงล่าสุด หรือประกอบด้วยข้อมูล prefetched ออกแบบบัฟเฟอร์บรรทัดได้เสนอแคแคเข้าถึงล่าสุดบรรทัด แคขนาดเล็กที่ตั้งอยู่ระหว่าง CPU และแคช L1 แคชกรองได้ ลดเก็บแคพลังงาน โดยกรองอ้างอิงไป L1 L1 แนวทางโครงสร้างมากมายได้รับการพิสูจน์ประสิทธิภาพ สามารถใช้กับอื่น ๆ กลยุทธ์อธิบายในส่วนต่อไปนี้ได้1.2 องค์กรอื่นแคแคชแบบเป็นขั้นตอนแรกเข้าป้าย และอาร์เรย์ของข้อมูล เพียงเยี่ยมชมข้อมูลแบบเข้าถึงในระยะที่สอง เกิดพลังงานน้อยเข้าทางข้อมูลค่าใช้จ่ายนานเข้า นักวิจัยเสนอเทคนิคการเรียงต่อกันวิธีการลดพลังงานแคแบบไดนามิกสำหรับระบบเฉพาะสำหรับโปรแกรมประยุกต์ล่าสุด แคชสามารถกำหนดค่าซอฟต์แวร์ให้ ตรงแมป แบบสอง หรือสี่ แคชุดสัมพันธ์เพื่อประหยัดพลังงาน มีเสนอกลไก MNM ได้คิดแคถึงก่อนเพื่อให้สามารถบันทึกปริมาณการใช้พลังงานของแคช แท็กกล้องแคชมักจะใช้ในระบบพลังงานต่ำ แค CAM ที่ใช้ใส่กันแคในธนาคารย่อยขนาดเล็ก และใช้ CAM ที่สำหรับการค้นหาแท็กของชุดนั้น ชุดอาจมีวิธี 32 หรือ 64 ได้ อย่างไรก็ตาม แท็ก CAM ต้องทำการค้นหาก่อนข้อมูลสามารถดึงข้อมูล ซึ่งช่วยเพิ่มเวลาแฝงการแคช ค่าใช้จ่ายในพื้นที่ที่โดยเซลล์แคมยังไม่ได้ระยะ1.3 เลือกวิธีเก็งกำไรความคิดพื้นฐานของวิธีถือเปิดใช้งานจะทำให้การคาดการณ์ตามที่ข้อมูลที่จำเป็นอาจอยู่ ถ้าคำทำนายถูกต้อง แคเข้าแฝงและพลังงานปริมาณการใช้จะคล้ายกับของแคแมปโดยตรงขนาด ถ้าคำทำนายไม่ถูกต้อง แคเข้าถึงอีกครั้งเพื่อเรียกข้อมูลที่ต้องการ แคชคือเข้าเป็นแคแมปโดยตรงสองครั้ง เนื่องจากความแม่นยำของการพยากรณ์สูง ออกแบบเสนอได้บันทึกเวลาและพลังงาน แบบบางมียังการอุตสาหกรรม สามารถแบ่งประเภทงานก่อน โดยวิธีพิสูจน์แค1.3.1 ฟิกแบบคงสั่งแคคลิปปากตะเข้เดิมการ Rehash แฮแคออกแบบและการออกแบบแค Pseudo-สัมพันธ์ได้เสนอลดราคานางสาวของแมปตรงแคช เมื่อแสดงการอ้างอิงหน่วยความจำการแคช + สถานที่แมปโดยตรงตรวจสอบ ถ้ามีการท่อง ฟังก์ชันแฮชจะใช้การจัดทำดัชนีรายการแคถัดไป บรรทัดส่วนใหญ่--เข้าถึงล่าสุดแคจะย้ายไปยังตำแหน่งถูกแมปโดยตรงในการออกแบบทั้งสอง อย่างไรก็ตาม แลกเปลี่ยนบรรทัดแคขนาดใหญ่ใช้พลังงานจำนวนมากรวมทั้งรถบัสแบนด์วิดท์1.3.2 แบบไดนามิกสั่งแคคลิปปากตะเข้ตรงข้ามแผนงานคง นักวิจัยได้พัฒนาแผนงานการเปลี่ยนเส้นทางโพรบแรกไปยังตำแหน่งที่คาดการณ์ ออกแบบแค MRU เก็บข้อมูลแสดงที่สัมพันธ์กับแต่ละชุด เมื่อค้นหาข้อมูล บล็อกตามบิตแสดงเป็นพิสูจน์ อย่างไรก็ตาม ต้องนำบิตแสดงก่อนเข้าแค PSA (คาดการณ์ตามลำดับออกแบบแคสัมพันธ์) ย้ายกระบวนการคาดเดาไประยะก่อนหน้านี้ของ pipelining เพื่อให้ข้อมูลแสดงการนำเสนอไปพร้อมกันกับการอ้างอิงหน่วยความจำแคช แบบ Reactive สัมพันธ์แคย้ายบล็อกอยู่มากที่สุดไปยังตำแหน่งที่ถูกแมปโดยตรง และ reactively displaces ตามแบบแค PSA บล็อกขัดแย้งเท่านั้น ลดแคประเมินแฝงค่าสูงนางสาวราคาและปริมาณการใช้พลังงานขนาดใหญ่ Dropsho กล่าวถึงสถาปัตยกรรมบัญชีแค แคบัญชีก่อนเข้าถึงส่วนหนึ่งของวิธีการแคสัมพันธ์ชุด เป็นการเข้าถึงหลัก ถ้ามีการท่อง แล้วแคเข้าถึงวิธีต่าง ๆ เรียกว่าเข้ารอง การสลับจะ-tween หาหลัก และรองเป็นสิ่งจำเป็นเมื่อมีการพลาดในหลักและในการเข้าถึงรองตี พลังงานจะถูกบันทึกบนตีในระหว่างการเข้าถึงหลัก วิธีทำนายถูกนำเสนอก่อนเพื่อลดเวลาแฝงเข้าแค ประสิทธิภาพพลังงานของการคาดเดาทางเทคนิคกล่าวถึงในภายหลัง1.3.3 ข้อจำกัดของวิธีทำนายแบบแผนวิธีคาดเดาออกแบบได้รับการเสนอชื่อสำหรับ L1 รวดเร็วมมาก มีหลายเหตุผลที่คิดคาดเดาวิธีการเดิมไม่สามารถใช้แคช L2 ที่ขนาดใหญ่โดยตรงเพื่อครั้งแรก ในการคาดเดาทางออก วิธีคาดการณ์หมายเลขต้องทำว่างก่อนมีสร้างที่อยู่ของข้อมูลที่แท้จริง เราเรียกนี้ออกจากแคช 1 คุณลักษณะสำหรับการคาดเดาทางออก เป็นแคช L2 ขนาดใหญ่ ทั่วร่างกายเป็นดัชนีแคช เสมือนการแปลทางกายภาพต้องดำเนินการก่อนที่อยู่สามารถนำฮาร์ดแวร์การคาดเดาทาง กลไกวิธีทำนายที่นั่งระหว่างการ TLB และแคช L2 จะเพิ่มความล่าช้าที่เพิ่มเติมไปยังเส้นทางที่สำคัญ สอง L2 แคชมีแคชรวม ซึ่งส่วนใหญ่อ้างอิงมาจากพุ่งแคข้อมูล L1 แสดงตามคาดเดาเสมอได้ดีมีการอ้างอิงข้อมูล ที่สาม แครายการขนาดของแคช L2 มีขนาดใหญ่ ในโปรเซสเซอร์ Intel P4 ขนาดบรรทัดของแคช L2 เป็น 128 ไบต์ หมายถึง แลกเปลี่ยนตำแหน่งของแคบรรทัดจะแพง prohibitively ในที่สุด วิธีทำนายแนะนำแคไม่ใช่รวมเข้าแฝง หน่วยประมวลผลต้องออกประโยชน์แฝงของแคช L2 ไม่รวมกระดาษนี้ตรวจสอบข้อมูลแสดงยอดนิยมที่ใช้กลไกวิธีการพยากรณ์ที่มีอยู่ เราแสดงว่า เป็นเรื่องยากที่จะใช้วิธีการพยากรณ์ที่มีอยู่ในแคช L2 โดยตรง เราเสนอให้ใช้ข้อมูลชนิดอื่น จะให้ข้อมูลตำแหน่งที่แม่นยำสำหรับ L2 แคชอ้างอิงได้แก่ แบบเสนอแคลดพลังงานเข้าแคขณะปรับปรุงประสิทธิภาพ เทียบกับแคช L2 ชุดเกี่ยวข้องทั่วไปส่วนเหลือของเอกสารนี้ถูกจัดเป็นสถาปัตยกรรมของระบบแคชสถานแนะนำดังนี้: ส่วน 2 หมวดที่ 3 นำเสนอผลการทดลองในการเข้าถึงความล่าช้าและใช้พลังงานปริมาณการใช้ฮาร์ดแวร์เสนอ ส่วน 4 ศึกษาประสิทธิภาพประสิทธิภาพและพลังงานของระบบที่เสนอ เราสรุปกระดาษใน 5 ส่วน2 โซลูชันที่ของเราเรานำเสนอสถาปัตยกรรมแคชใหม่ที่เรียกว่าแคชที่ตั้ง รูปที่ 1 แสดงโครงสร้างของแคที่ตั้งเป็นเล็กดัชนีแทบตรงแมปแค มันเก็บสถานที่ในการก่อตัว (ตามหมายเลขในการอ้างอิงหน่วยความจำหนึ่งชุดอยู่ใน)แคนี้ทำงานไปพร้อม ๆ กับ TLB L1 แคช บน L1 แคชนางสาว แปล โดย TLB และการอ้างอิงข้อมูลทางกายภาพมีทั้งแสดงแคช L2 แล้วมีการเข้าถึงแคช L2 เป็นแคแมปโดยตรง สามารถนางสาวในแคตั้ง แล้ว การเข้าถึงแคช L2 เป็นการทั่วไป แคชุดสัมพันธ์กัน จำกัดข้อมูลวิธีทำนาย แคชเป็นการคาดการณ์ ดังนั้นเมื่อตี ทั้งเวลา และพลังงานจะถูกบันทึก แม้ว่ามีการท่อง เราไม่เห็นโทษความล่าช้าที่เพิ่มเติมใด ๆ ดังที่เห็นในแคชการคาดเดาทางแคตำแหน่ง แตกต่างจากแคข้อมูลตัวเอง จะไม่มีปัญหาศักยภาพในระบบหลายตัวประมวลผล แม้ว่ากลไก snooping อาจปรับเปลี่ยนข้อมูลที่เก็บในแคช L2 จะไม่มีเปลี่ยนตำแหน่ง ยัง แม้ว่าบรรทัดแคถูกแทนที่ในแคช L2 ข้อมูลวิธีเก็บในแคชของการตั้งจะไม่สร้างความผิดพลาด

ผลลัพธ์ (ไทย) 2:

ในขณะที่แคชตั้งเชื่อมโยงคิดถึงเกิดขึ้นน้อยกว่าแคชแมปต่อตรงพวกเขามักจะมีเวลาตีช้าลงและการใช้พลังงานที่สูงขึ้นเมื่อหลายแท็กและธนาคารข้อมูลจะถูกตรวจสอบในแบบคู่ขนาน บทความนี้นำเสนอโครงสร้างแคชสถานที่ซึ่งจะช่วยลดการใช้พลังงานสำหรับแคชค่าการเชื่อมโยงที่มีขนาดใหญ่. เราเสนอให้ใช้แคชขนาดเล็กที่เรียกว่าแคชสถานที่ในการจัดเก็บสถานที่ของการอ้างอิงแคชอนาคต หากมีการตีในแคชสถานที่ที่แคชสนับสนุนการเข้าถึงเป็นแคชตรงแมป. มิฉะนั้นแคชสนับสนุนการอ้างอิงเป็นแคชตั้งเชื่อมโยงการชุมนุม. ในกรณีที่เลวร้ายที่สุดที่แฝงการเข้าถึงระบบแคชสถานที่เหมือนกัน เป็นที่ของแคชธรรมดา. แคชสถานที่การจัดทำดัชนีความจริงเพื่อให้การดำเนินงานเกี่ยวกับการที่จะสามารถดำเนินการควบคู่ไปกับการแปลที่อยู่ TLB. ข้อดีเหล่านี้ทำให้มันเหมาะสำหรับ L2 ระบบแคชที่กลยุทธ์ทาง predication ดั้งเดิมทำงานได้ไม่ดี. เราใช้ cacti รูปแบบแคชในการประเมินการใช้พลังงานและแฝงการเข้าถึงของสถาปัตยกรรมแคชเสนอ. จำลอง CPU เกลาง่ายถูกนำมาใช้ในการผลิตผลสุดท้าย. มันเป็นเรื่องที่แสดงให้เห็นว่าสถาปัตยกรรมแคชสถานที่เสนอเป็นพลังงานอย่างมีประสิทธิภาพ. ในการกำหนดค่าแคชจำลองขึ้นไป 47 % ของแคชเข้าถึงพลังงานและ 25% ของความล่าช้าเข้าถึงแคชเฉลี่ยจะลดลง. 1. บทนำเพื่อให้อัตราการพลาดต่ำโปรเซสเซอร์ที่ทันสมัยจ้างตั้งเชื่อมโยงแคช. ใน RAM ที่ติดแท็ก n ทางแคชตั้งเชื่อมโยงและแท็ก n วิธีการข้อมูลที่มีการเข้าถึงพร้อมกัน. นี้เสียพลังงานเพราะอย่างน้อย n. - 1 ข้อมูลที่อ่านจะไม่ได้ผลสำหรับแต่ละเข้าถึงแคช. วิธีการประหยัดพลังงานสำหรับแคชชุดที่สมาคมได้รับการแข็งขันวิจัย1.1 โครงสร้างแนวทางเทคนิคโครงสร้างโดยทั่วไปส่วนคำว่าสายหรือสายบิต. Subbanking (หรือเรียกว่ามัลติคอลัมน์) เทคนิคการแบ่งอาร์เรย์ข้อมูลลงใน subbanks. เฉพาะผู้ย่อยธนาคารที่มีข้อมูลที่ต้องการจะเข้าถึงได้. โครงการแบ่งส่วนบิตสายพาร์ติชันเส้นบิต เมื่อเซลล์หน่วยความจำที่มีตัวอย่างที่จำเป็นเท่านั้นส่วนบิตสายให้ออกจากโรงพยาบาล. MDM (โมดูลหลายแบ่ง) แคชประกอบด้วยโมดูลขนาดเล็กที่มีแต่ละของพวกเขาดำเนินการเป็นแบบสแตนด์อะโลน. เฉพาะโมดูลขนาดเล็กที่ต้องการที่กำหนดโดยอ้างอิงที่นำเสนอ ไปยังแคชมีการเข้าถึง. Albonesi เสนอแคชวิธีการเลือกขนาดใหญ่อีกครั้ง. ชุดแคชการเชื่อมโยงกันสามารถตั้งค่าใหม่โดยซอฟต์แวร์. ชนิดอื่น ๆ ของวิธีการโครงสร้างคือการเพิ่มชิ้นเล็ก ๆ ของแคชในการจับภาพข้อมูลส่วนใหญ่ที่อ้างถึงเมื่อเร็ว ๆ นี้หรือ มีข้อมูล prefetched. สายการออกแบบกันชนได้รับการเสนอให้แคชเข้าถึงได้เมื่อเร็ว ๆ นี้สายการแคช. แคชกรองเป็นแคชขนาดเล็กที่ตั้งอยู่ระหว่าง CPU และแคช L1. จะช่วยลดแคช L1 การใช้พลังงานโดยการกรองการอ้างอิงไปยังแคช L1 หลายวิธีการที่มีโครงสร้างที่ได้รับการพิสูจน์แล้วว่ามีประสิทธิภาพ. พวกเขาสามารถใช้กับกลยุทธ์อื่น ๆ อธิบายในส่วนต่อไป. 1.2 องค์กรแคชทางเลือกแคชแบ่งแรกเข้าถึงแท็กแล้วอาร์เรย์ข้อมูล. วิธีเดียวที่ข้อมูลการตีที่มีการเข้าถึงในระยะที่สอง ส่งผลให้ในการใช้พลังงานทางเข้าถึงข้อมูลน้อยกว่าค่าใช้จ่ายของเวลาในการเข้าถึงอีกต่อไป. นักวิจัยเมื่อเร็ว ๆ นี้นำเสนอทางเทคนิคที่เรียงต่อกันในการลดการใช้พลังงานแคชแบบไดนามิกสำหรับระบบเฉพาะโปรแกรมประยุกต์. แคชสามารถกำหนดค่าโดยซอฟต์แวร์จะเป็นตรงแมปสอง ทางเดียวหรือสี่ทางแคชตั้งเชื่อมโยงเพื่อประหยัดพลังงาน. กลไก MNM มีการเสนอที่จะค้นพบแคชคิดถึงต้นเพื่อให้การใช้พลังงานของแคชสามารถบันทึก. แคช CAM ที่ติดแท็กมักจะใช้ในระบบพลังงานต่ำ. CAM ตามแคชทำให้หนึ่งชุดของแคชในย่อยธนาคารขนาดเล็กและใช้ CAM สำหรับการค้นหาแท็กชุดที่. ชุดอาจจะมี 32 หรือแม้กระทั่ง 64 วิธี แต่แท็ก CAM จะต้องค้นหาก่อนที่ข้อมูลจะสามารถเรียกดูได้ที่เพิ่มขึ้นแฝงแคช. พื้นที่นำค่าใช้จ่ายโดยเซลล์ CAM ยังไม่เล็กน้อย. 1.3 การเลือกวิธีการเก็งกำไรแนวคิดพื้นฐานของการเปิดใช้งานวิธีการเก็งกำไรที่จะทำให้การคาดการณ์ของวิธีที่ข้อมูลที่ต้องการอาจจะอยู่. หากการคาดการณ์ถูกต้องแฝงเข้าถึงแคชและการใช้พลังงานที่มีลักษณะคล้ายกับที่ของแคชตรงแมปที่มีขนาดเดียวกัน. ถ้าคำทำนายที่ผิดแคชที่มีการเข้าถึงอีกครั้งเพื่อ ดึงข้อมูลที่ต้องการ. แคชมีการเข้าถึงเป็นแคชตรงแมปเป็นครั้งที่สอง. เพราะความถูกต้องทำนายสูงการออกแบบที่นำเสนอมีการบันทึกทั้งเวลาและพลังงาน. การออกแบบที่บางคนยังได้รับการอุตสาหกรรม. การทำงานก่อนที่สามารถแบ่งได้โดยวิธีการแคช การตรวจสอบ. 1.3.1 แคชสั่ง Statically probes การออกแบบแคชแฮ-ในรูปแบบใหม่และการออกแบบแคช Pseudo-เชื่อมโยงถูกเสนอเดิมที่จะลดอัตราการพลาดของแคชตรงแมป. เมื่อมีการอ้างอิงหน่วยความจำที่จะนำเสนอไปยังแคช + ต่อตรง สถานที่แมปมีการตรวจสอบ. หากมีพลาดฟังก์ชันแฮชจะใช้ในการดัชนีรายการแคชต่อไป. ในการออกแบบทั้งสองเส้นแคชมากที่สุดเมื่อเร็ว ๆ นี้การเข้าถึงจะถูกย้ายไปยังตำแหน่งที่ตรงแมป. อย่างไรก็ตามการแลกเปลี่ยนแคชขนาดใหญ่ สายการกินจำนวนมากของการใช้พลังงานเช่นเดียวกับแบนด์วิดธ์รถบัส. 1.3.2 สั่งแบบไดนามิก Probes แคชในทางตรงกันข้ามกับรูปแบบคงที่นักวิจัยได้มีการพัฒนารูปแบบที่เปลี่ยนเส้นทางการสอบสวนครั้งแรกไปยังสถานที่ที่คาดการณ์. การออกแบบแคช MRU ช่วยให้ข้อมูลที่เกี่ยวข้องกับ MRU แต่ละชุด. เมื่อค้นหาข้อมูลบล็อกที่ระบุโดยบิต MRU มีการตรวจสอบ. อย่างไรก็ตามบิต MRU จะต้องเรียกก่อนที่จะเข้าถึงแคช. PSA (Predictive ต่อเนื่องเชื่อมโยง) ย้ายการออกแบบแคชขั้นตอนการทำนายขั้นตอนก่อนหน้านี้ pipelining ดังนั้น ว่าข้อมูลที่ MRU จะนำเสนอไปยังแคชพร้อมกันกับการอ้างอิงหน่วยความจำ. ปฏิกิริยา-เชื่อมโยงการออกแบบแคชย้ายบล็อกใช้งานมากที่สุดในตำแหน่งตรงแมปและ reactively แทนที่เพียงขัดแย้งบล็อกขึ้นอยู่กับการออกแบบแคช PSA. จะช่วยลดแคชประเมินแฝงที่ ค่าใช้จ่ายในอัตราพลาดที่สูงขึ้นและการใช้พลังงานที่มีขนาดใหญ่. Dropsho กล่าวถึงสถาปัตยกรรมแคชบัญชี. แคชบัญชีแรกเข้าถึงส่วนหนึ่งของวิธีการแคชเชื่อมโยงชุดที่เรียกว่าเข้าถึงหลัก. หากมีพลาดแล้วแคชเข้าถึงอื่น ๆ วิธีการที่เรียกว่าเข้าถึงรอง. แลกเปลี่ยนโดยสลับทวีเข้าถึงประถมศึกษาและมัธยมศึกษาเป็นสิ่งจำเป็นเมื่อมีการพลาดในระดับประถมศึกษาและตีในการเข้าถึงรอง. พลังงานจะถูกบันทึกไว้ในการตีในช่วงการเข้าถึงหลัก. วิธีทำนาย ถูกเสนอครั้งแรกเพื่อลดความล่าช้าการเข้าถึงแคช. ประสิทธิภาพการใช้พลังงานของเทคนิควิธีการทำนายที่ถูกกล่าวถึงในภายหลัง. 1.3.3 ข้อ จำกัด ของแบบแผน-Way ทำนายการออกแบบทางทำนายได้รับการเสนอสำหรับแคชL1 รวดเร็ว. มีเหตุผลหลายประการที่มี ความคิดทางคาดการณ์เดิมที่ไม่สามารถนำมาใช้โดยตรงไปยังแคช L2 ขนาดใหญ่. ครั้งแรกในการออกแบบทางคาดการณ์จำนวนวิธีที่คาดการณ์ไว้จะต้องทำอยู่ก่อนที่อยู่ข้อมูลจริงถูกสร้างขึ้น. เราเรียกวิธีนี้แคชออก 1 คุณลักษณะทางคาดการณ์ การออกแบบ ในฐานะที่เป็นแคช L2 ขนาดใหญ่มักจะมีแคชร่างกายการจัดทำดัชนีเป็นเสมือนกับการแปลที่อยู่ทางกายภาพจะต้องดำเนินการก่อนที่จะมีอยู่สามารถนำเสนอให้กับฮาร์ดแวร์ทางทำนาย. กลไกทางทำนายนั่งอยู่ระหว่าง TLB และแคช L2 จะเพิ่มความล่าช้าพิเศษ ไปยังเส้นทางที่สำคัญ. ประการที่สองแคช L2 เป็นปึกแผ่นแคชที่มากที่สุดของการอ้างอิงมาจากคิดถึงแคชข้อมูล L1. MRU ตามคำทำนายไม่เคยทำงานได้ดีมีการอ้างอิงข้อมูล ประการที่สามการขนาดเส้นแคชแคช L2 ที่มีขนาดใหญ่. ในโปรเซสเซอร์ Intel P4 ขนาดเส้นแคช L2 คือ 128 ไบต์. ซึ่งหมายความว่าการแลกเปลี่ยนสถานที่ของสายแคชราคาแพง. ในที่สุดทางทำนายแนะนำแฝงเข้าถึงแคชแบบครบวงจรไม่ . หน่วยประมวลผลจะต้องได้รับการออกแบบใหม่เพื่อใช้ประโยชน์จากการที่ไม่ได้แบบครบวงจรแฝงแคช L2 ได้. กระดาษนี้จะตรวจสอบข้อมูล MRU ที่นิยมใช้โดยที่มีอยู่กลไกทางทำนาย. เราแสดงให้เห็นว่ามันเป็นเรื่องยากที่จะโดยตรงใช้วิธีการทำนายที่มีอยู่ในแคช L2. เรา เสนอให้ใช้ชนิดของข้อมูลอีกคืออยู่ที่ความสัมพันธ์ที่จะให้ข้อมูลตำแหน่งที่ถูกต้องสำหรับ L2 อ้างอิงแคช. การออกแบบแคชเสนอลดการใช้พลังงานการเข้าถึงแคชขณะที่การปรับปรุงประสิทธิภาพการทำงานเมื่อเทียบกับการชุมนุมตั้งเชื่อมโยงแคช L2. ส่วนที่เหลือของบทความนี้คือ จัดดังนี้. ส่วนที่ 2 นำเสนอสถาปัตยกรรมของระบบแคชสถานที่. ส่วนที่ 3 นำเสนอผลการจำลองล่าช้าการเข้าถึงและการใช้พลังงานของฮาร์ดแวร์ที่นำเสนอ. หมวดที่ 4 การศึกษาประสิทธิภาพการทำงานและประสิทธิภาพการใช้พลังงานของระบบที่นำเสนอเราสรุปกระดาษในมาตรา5. 2 แก้ปัญหาของเราเราเสนอสถาปัตยกรรมแคชใหม่ที่เรียกว่าแคชสถานที่. รูปที่ 1 แสดงให้เห็นถึงโครงสร้างของมัน. แคชสถานที่มีขนาดเล็กแทบจัดทำดัชนีแคชตรงแมป. มันเก็บสถานที่ในรูปแบบ (จำนวนวิธีในหนึ่งชุดน้ำตกอ้างอิงหน่วยความจำ เข้า). แคชนี้ทำงานควบคู่ไปกับการ TLB และแคช L1. ในแคช L1 พลาดที่อยู่ทางกายภาพแปลโดย TLB และข้อมูลวิธีการอ้างอิงมีทั้งที่นำเสนอให้กับแคช L2. แคช L2 มีการเข้าถึงแล้ว เป็นแคชตรงแมป. สามารถมีพลาดในแคชสถานที่แล้วแคช L2 มีการเข้าถึงเป็นธรรมดาแคชตั้งเชื่อมโยง. เมื่อเทียบกับข้อมูลทางคาดการณ์สถานที่เก็บไว้ไม่ได้คาดการณ์. ดังนั้นเมื่อมี มีการตีทั้งเวลาและพลังงานจะถูกบันทึกไว้. แม้ว่าจะมีพลาดเราไม่เห็นโทษล่าช้าพิเศษใด ๆ ตามที่เห็นในแคชทางทำนาย. แคชตำแหน่งซึ่งแตกต่างจากการแคชข้อมูลที่ตัวเองจะไม่ทำให้เกิดปัญหาการเชื่อมโยงกัน ในระบบการประมวลผลแบบหลาย. แม้ว่ากลไกสอดแนมอาจแก้ไขข้อมูลที่เก็บไว้ในแคช L2, สถานที่จะไม่เปลี่ยน. นอกจากนี้แม้ว่าสายแคชจะถูกแทนที่ในแคช L2 ข้อมูลวิธีการเก็บไว้ในแคชสถานที่จะไม่ สร้างความผิด

ผลลัพธ์ (ไทย) 3:

ในขณะที่การตั้งค่าเชื่อมโยงแคชต้องพลาดน้อยกว่าโดยตรง - แมปแคช , พวกเขามักจะมีเวลาตีช้าและการใช้พลังงานที่สูงขึ้นเมื่อหลายแท็กและข้อมูลธนาคารจะตรวจสอบในแบบคู่ขนาน บทความนี้นำเสนอโครงสร้างตำแหน่งแคชซึ่งช่วยลดการใช้พลังงานสำหรับชุดใหญ่ - เชื่อมโยงแคช .

เราขอใช้แคชขนาดเล็กเรียกว่าสถานที่แคชเก็บตำแหน่งของเอกสารอ้างอิงแคชในอนาคต หากมีการกดปุ่มในตำแหน่งแคช แคชสนับสนุน คือได้เป็น
ตรงแมปแคช

ไม่งั้น สนับสนุนแคชจะถูกอ้างอิงเป็นชุดปกติเชื่อมโยงแคช

กรณีเลวร้ายที่สุดสามารถเข้าถึงศักยภาพของระบบแคชตำแหน่งเป็นเช่นเดียวกับที่ของแคชแบบปกติ

ตำแหน่งแคชเป็นเสมือนดัชนีเพื่อให้บริษัทสามารถดำเนินการในแบบคู่ขนานกับ TLB ที่อยู่แปล

ข้อดีเหล่านี้ทำให้มันเหมาะสำหรับระบบที่วิธีแบบดั้งเดิมกลยุทธ์ทั่วไปแสดงงานแคช L2

เราใช้ cacti แคช แบบประเมินการใช้พลังงานและการเข้าถึงศักยภาพของการนำเสนอสถาปัตยกรรมแคช

ง่าย ๆคือใช้ซีพียูจำลองด้านผลผลิตขั้นสุดท้าย

มันเป็นแสดงให้เห็นว่าการเสนอตำแหน่งแคชสถาปัตยกรรมเป็นพลังงานที่มีประสิทธิภาพ

ในแคชเซิร์ฟเวอร์จำลองถึง 47% ของแคชเข้าถึงพลังงานและ 25% ของเวลาการเข้าถึงแคชเฉลี่ยจะลดลง

1 . บทนำ
เพื่อให้บรรลุอัตราพลาดต่ำโปรเซสเซอร์ที่ทันสมัยใช้ตั้งค่าเชื่อมโยงแคช .

ในบุรีรัมย์ n-way Tagged ชุดเชื่อมโยงแคช , แท็กและข้อมูลวิธีการเข้าถึงได้ พร้อม

มันเปลืองพลังงานเพราะอย่างน้อย n − 1 ข้อมูลอ่านไม่มีประโยชน์กับแคชของแต่ละการเข้าถึง

วิธีการประหยัดพลังงานสำหรับการตั้งค่าเชื่อมโยงแคชได้รับการแข็งขันสนใจ


1.1 โครงสร้างแนวทางเทคนิคโครงสร้างโดยทั่วไป ส่วนคำเส้นหรือบิตบรรทัด

subbanking ( ที่เรียกว่าเป็นคอลัมน์เพล็กซ์ ) เทคนิคแบ่งข้อมูลอาร์เรย์ใน subbanks .

เฉพาะ sub - ธนาคารที่ประกอบด้วยข้อมูลที่ต้องการจะเข้าถึงได้

บิตสายแบ่งรูปแบบพาร์ทิชันบิตบรรทัด เมื่อเซลล์หน่วยความจำมีตัวอย่างเพียงกลุ่มที่ต้องการบิตสายปลด

ส่วนคุณนาย ( หลายแบ่งออกเป็นโมดูล ) แคชประกอบด้วยโมดูลขนาดเล็กกับแต่ละของพวกเขาทำงานเป็นแบบสแตนด์อโลน .

แต่ต้องขนาดเล็กโมดูลที่กำหนดโดยอ้างอิงเสนอแคชจะเข้าถึงได้

albonesi เสนออีกวิธีเลือกขนาดใหญ่ของแคช

แคชชุดเชื่อมโยงสามารถตั้งค่าโดยซอฟต์แวร์