With the further shrinking of IC di

With the further shrinking of IC dimensions, low- material has been widely used to replace the traditional SiO interlayer dielectric (ILD) in order to reduce the interconnect delay. The introduction of low- material into silicon imposed challenges on dicing saw process. ILD and metal layers peeling and its penetration into the sealing ring of the die during dicing saw are the most common defects. In this paper, the low- material structure and its impact on wafer dicing were elaborated. A practical dicing quality inspection matrix was developed to assess the cutting process variation. A 300-mm CMOS90-nm dual damascene low- wafer was chosen as a test vehicle to develop a robust low- dicing saw process. The critical factors (dicing blade, index speed, spindle speed, cut in depth, test pattern in the saw street, etc.) affecting cutting quality were studied and optimized. The selected C90 Dual damascene low- device passed package reliability tests with the optimized low- dicing saw recipe and process. The further improvement and solutions in eliminating the low- dicing saw peeling were also explored.

ผลลัพธ์ (ไทย) 1:

มีการการหดตัวของมิติ IC วัสดุต่ำได้ถูกใช้แทนแบบดั้งเดิม SiO interlayer dielectric (ILD) เพื่อลดความล่าช้า interconnect แนะนำวัสดุที่ต่ำลงในซิลิคอนกำหนดความท้าทายบน dicing กระบวนการเลื่อย ILD และโลหะชั้นปอกเปลือกและการเจาะเป็นแหวนยาแนวรอยต่อของตายระหว่าง dicing เห็นมีข้อบกพร่องพบมากที่สุด ในเอกสารนี้ โครงสร้างวัสดุที่ต่ำและผลกระทบบน wafer dicing ได้ elaborated เมตริกซ์ในการตรวจสอบของคุณภาพ dicing ปฏิบัติได้รับการพัฒนาเพื่อประเมินการปรับเปลี่ยนกระบวนการตัด ตัว 300 mm CMOS90 nm คู่ damascene ต่ำแผ่นเวเฟอร์ถูกเลือกเป็นรถทดสอบเพื่อพัฒนาความแข็งแรงต่ำ - dicing เห็นกระบวนการ ปัจจัยสำคัญ (dicing blade ดัชนีความเร็ว ความเร็วสปินเดิล ตัดลึก ทดสอบรูปแบบในการเห็นถนน ฯลฯ) กระทบคุณภาพตัดได้ศึกษา และปรับให้เหมาะสม การเลือก C90 คู่ damascene ต่ำอุปกรณ์ผ่านชุดทดสอบความน่าเชื่อถือต่ำให้เหมาะ - dicing เห็นสูตรและกระบวนการ ปรับปรุงเพิ่มเติมและแก้ไขปัญหาในการตัดต่ำ - dicing เห็นยังมีอุดมปอก

ผลลัพธ์ (ไทย) 2:

พร้อมด้วยลดลงไปอีกที่มีขนาดต่ำ IC - วัสดุได้รับการใช้งานอย่างกว้างขวางในการใส่แบบดั้งเดิมที่เป็นฉนวน SIO interlayer ( ild )ในการสั่งซื้อเพื่อลดเชื่อมต่อการหน่วงเวลาออก การเข้ามาของต่ำ - วัสดุลงในตัวแผ่นวงจรซิลิกอนกำหนดความท้าทายในการเห็นการหั่น ชั้นซับในและโลหะ ild ปอกและการเจาะเข้าไปในห่วงยางกันรั่วซึมของเห็นตายในระหว่างการหั่นให้มีข้อบกพร่องโดยทั่วไปในเอกสารนี้โครงสร้างต่ำ - วัสดุที่และส่งผลกระทบต่อในการหั่นเป็นแผ่นบางมีปฏิวัติ Matrix Storage Technology การตรวจสอบ คุณภาพ การหั่นที่ใช้งานได้จริงเป็นสิ่งที่พัฒนาขึ้นมาเพื่อประเมินการเปลี่ยนแปลงกระบวนการการตัด 300 มม., CMOS , 90 - nm dual โรงมหรสพต่ำ - แผ่นจะได้รับเลือกเป็นยานพาหนะการทดสอบในการพัฒนากระบวนการเห็นต่ำ - การหั่นที่แข็งแกร่ง ปัจจัยที่มีความสำคัญได้(ใบมีดการหั่นความเร็วดัชนีความเร็วแกนตัดในเชิงลึกรูปแบบทดสอบในถนนเห็นและอื่นๆ)ส่งผลกระทบต่อ คุณภาพ การศึกษาและการปรับแต่งได้ การทดสอบความน่าเชื่อถือแพ็กเกจที่เลือก C 90 คู่โรงมหรสพต่ำ - อุปกรณ์ก็ผ่านไปได้ด้วยดีระดับต่ำการหั่นเห็นกระบวนการและสูตรอาหาร โซลูชันและการปรับปรุงเพิ่มเติมในการขจัดเซลล์ผิวเห็นต่ำ - แยกได้สำรวจยัง