B. Reduced-Complexity CNU Architect

B. Reduced-Complexity CNU Architecture
Using the proposed scheme, the CNU architecture consists of
two parts: a sorter that sorts out the incoming v-to-c messages
with the smallest nonzero LLRs, and a path constructor
that generates the c-to-v messages from the sorting results according
to Algorithm B. In the following, the architectures for
these two parts are presented.
1) Sorter: Fig. 3 shows the architecture for the sorter. The
shaded blocks denote RAM blocks. A pair of RAM S blocks,
denoted by RAM S0 and S1, are used to store the sorting results
in a ping-pong manner. Each RAM S can record
messages and the indices of the variable nodes they belong to.
Hence, the size of each RAM S is bits.
The finite field elements associated with zero LLRs are stored
into RAM Zero when they are read out from the v-to-c message
RAM. Accordingly, RAM Zero is of size bits. In addition,
these field elements are added up to compute by the
adder-register loop in the bottom right-hand corner of Fig. 3.
The sorting is carried out iteratively in rounds. In the first
round, the v-to-c messages with nonzero LLRs of the first
variable node are copied intoRAMS0. In addition, ’0’ is written

ผลลัพธ์ (ไทย) 2:

บีลดความซับซ้อน CNU สถาปัตยกรรม
การใช้โครงการที่เสนอสถาปัตยกรรม CNU ประกอบด้วย
สองส่วนคือตัวเรียงลำดับที่เรียงลำดับจากโวลต์ข้อความไปคที่เข้ามา
มีขนาดเล็กที่สุด LLRs ภัณฑ์และตัวสร้างเส้นทาง
ที่สร้างค-to- โวลต์ข้อความจากผลการเรียงลำดับตาม
ขั้นตอนวิธีการต่อไปนี้ในบีสถาปัตยกรรมสำหรับ
ทั้งสองส่วนจะถูกนำเสนอ.
1) เรียงลำดับ: รูป 3 แสดงให้เห็นถึงสถาปัตยกรรมสำหรับการเรียงลำดับ
บล็อกสีเทาแสดงบล็อก RAM คู่ของบล็อก RAM S,
แสดงโดยแรม S0 และ S1 จะใช้ในการจัดเก็บผลการเรียงลำดับ
ในลักษณะที่ปิงปอง RAM S แต่ละคนสามารถบันทึก
ข้อความและดัชนีของโหนดตัวแปรพวกเขาอยู่.
ดังนั้นขนาดของแต่ละ RAM S เป็นบิต.
องค์ประกอบฟิลด์ จำกัด ที่เกี่ยวข้องกับศูนย์ LLRs จะถูกจัดเก็บ
ลงใน RAM ศูนย์เมื่อพวกเขาจะอ่านออกจาก V- การคข้อความ
แรม ดังนั้น RAM เป็นศูนย์ของบิตขนาด นอกจากนี้
ด้านองค์ประกอบเหล่านี้มีการเพิ่มขึ้นในการคำนวณโดย
วงบวกลงทะเบียนในมุมขวาด้านล่างของรูป 3.
การเรียงลำดับจะดำเนินการซ้ำในรอบ เป็นครั้งแรกใน
รอบโวลต์ต่อคข้อความที่มี LLRs ภัณฑ์แรก
โหนดตัวแปรจะถูกคัดลอก intoRAMS0 นอกจากนี้ '0' เป็นลายลักษณ์อักษร

ผลลัพธ์ (ไทย) 3:

B . ลดความซับซ้อนเกี่ยวกับสถาปัตยกรรม
ใช้เสนอโครงการ , เกี่ยวกับสถาปัตยกรรมประกอบด้วยสองส่วน :
คัดแยกที่เรียงจากข้อความเข้ามา v-to-c
กับ llrs 0 เล็ก และทางผู้สร้าง
ที่สร้างข้อความ c-to-v จากผลเรียงตามขั้นตอนวิธี B .
ในต่อไปนี้ , สถาปัตยกรรมสำหรับ
เหล่านี้ ส่วนที่สอง นำเสนอ
1 ) คัดแยก : ภาพประกอบ3 แสดงสถาปัตยกรรมเพื่อคัดแยก .
สีเทาแกะบล็อกแสดงบล็อก คู่ของ บุรีรัมย์ เป็นบล็อก
แทน โดย Name RAM และสามารถถูกใช้เพื่อเก็บผลเรียง
ในปิงปองกัน แต่ละ RAM สามารถบันทึก
ข้อความและดัชนีของตัวแปรโหนอยู่ .
ดังนั้นขนาดของ RAM แต่ละเป็นบิต จำกัด ด้านองค์ประกอบที่เกี่ยวข้องกับ
0
llrs ถูกเก็บไว้เป็นแรมที่ศูนย์เมื่อพวกเขาถูกอ่านออกมาจาก v-to-c ข้อความ
พระราม ตาม บุรีรัมย์ ศูนย์เป็นขนาดของบิต นอกจากนี้ องค์ประกอบเหล่านี้มีการเพิ่มสนาม

ถึงคำนวณโดยรวมลงทะเบียนห่วงในมุมขวามือด้านล่างของรูปที่ 3 .
การเรียงข้อมูลซ้ำในรอบ ในรอบแรก
, v-to-c ข้อความกับศูนย์ llrs ของโหนดที่จะถูกคัดลอกตัวแปรแรก
intorams0 .นอกจากนี้ ' 0 ' เขียน