a D flip-flop has a setup time of 1

a D flip-flop has a setup time of 15 ns, the data bit to be stored must be at the D input at least 15 ns before the clock edge arrives; otherwise, the manufacturer does not guarantee correct sampling and storing.
Furthermore, data bit D has to be held long enough for the internal transistors to switch states. Only after the transition is assured can we allow data bit D to change. Hold time thold is the minimum amount of time that data bit D must be present after the PT of the clock. For example, it tsetup = 15ns and thold = 5 ns, the data bit has to be at the D input at least 15 ns before the clock edge arrives and held at least 5 ns after the clock PT.

Example 8-8
Typical waveforms for setting a 1 in a positive-edge-triggered flip-flop are shown in Fig. 8-26. Discuss the timing.

Solution
The lower line in Fin.8-26 is the time line with critical times marked on it. Prior to t1, the data can be a 1 or a 0, or can be changing. This is shown by drawing lines for both high and low levels on D. From time t1 to t2, the data line D must be held steady (in this case a 1). This is the setup time tsetup. Data is shifted into the flip-flop at time t2 but does not appear at Q until time t3. The time from t2 to t3 is the propagation time tp. In order to guarantee proper operation, the data time must be held steady from time t2 until t4; this is the hold time thold. After t4, D is free to change states –shown by the double lines.

8-7 JK MASTER-SLAVE FLIP-FLOPS
Figure 8-27 shows one way to build a JK master-slave flip-flop. Here’s how it works.
1. To begin with, the master is positive-edge-triggered and the slave is negative-edge-triggered. Therefore, the master responds to its J and K inputs before the slave. If J = 1 and K = 0, the master sets on the positive clock transition. The high Q output of the master drives the J input of the slave, so on the negative clock transition, the slave sets, copying the action of the master.
2. If J = 0 and K = 1, the master resets on the PT of the clock. The high output of the master goes to the K input of the slave. Therefore, the NT of the clock forces the slave to reset. Again, the slave has copied the master.

ผลลัพธ์ (ไทย) 2:

D ที่พลิกความล้มเหลวมีเวลาการติดตั้ง 15 ns การบิตข้อมูลจะถูกเก็บไว้ต้องมีการป้อนข้อมูลที่ดีอย่างน้อย 15 ns การก่อนที่ขอบนาฬิกาถึง; มิฉะนั้นผู้ผลิตไม่ได้รับประกันการสุ่มตัวอย่างที่ถูกต้องและการจัดเก็บ.
นอกจากนี้ข้อมูลบิต D จะต้องมีการจัดขึ้นนานพอสำหรับทรานซิสเตอร์ภายในที่จะเปลี่ยนรัฐ แต่หลังจากที่การเปลี่ยนแปลงจะมั่นใจว่าเราสามารถให้ข้อมูลบิต D เพื่อเปลี่ยน ถือเวลา thold เป็นจำนวนเงินขั้นต่ำของเวลาที่ D บิตข้อมูลที่จะต้องนำเสนอหลังจากที่ PT ของนาฬิกา ยกตัวอย่างเช่นมัน tsetup = 15ns และ thold = 5 ns การบิตข้อมูลที่จะต้องมีการป้อนข้อมูลที่ดีอย่างน้อย 15 ns การก่อนที่ขอบนาฬิกามาถึงและจัดขึ้นอย่างน้อย 5 ns การหลังจาก PT นาฬิกา. ตัวอย่าง 8-8 รูปคลื่นทั่วไปสำหรับ การตั้งค่า 1 ในเชิงบวกที่ทันสมัยเรียกพลิกความล้มเหลวที่จะแสดงในรูปที่ 8-26 หารือเกี่ยวกับการกำหนดเวลา. โซลูชั่นบรรทัดที่ต่ำกว่าใน Fin.8-26 เป็นเส้นเวลาที่มีเวลาที่สำคัญการทำเครื่องหมายบนมัน ก่อนที่จะ t1 ข้อมูลที่อาจจะเป็น 1 หรือ 0 หรือสามารถเปลี่ยน นี้แสดงให้เห็นโดยการวาดเส้นทั้งในระดับสูงและต่ำที่ดีจาก t1 เวลาที่จะ t2, D สายข้อมูลจะต้องจัดขึ้นอย่างต่อเนื่อง (ในกรณีนี้ 1) นี่คือเวลาที่ติดตั้ง tsetup ข้อมูลจะถูกเปลี่ยนลงไปพลิกล้มเหลวที่ t2 เวลา แต่ไม่ปรากฏที่ Q จนกว่า t3 เวลา เวลา t2 จากการ t3 เป็นเวลาที่ขยายพันธุ์ TP เพื่อที่จะรับประกันการใช้งานที่เหมาะสมเวลาที่ข้อมูลจะต้องจัดขึ้นอย่างต่อเนื่องจาก t2 เวลาจนกว่า t4; นี้เป็นถือ thold เวลา หลังจาก t4, D มีอิสระที่จะเปลี่ยนสถานะ -shown โดยสายคู่. 8-7 JK master ทาส flip-flop รูปที่ 8-27 แสดงให้เห็นถึงวิธีหนึ่งที่จะสร้าง JK master ทาสพลิกล้มเหลว นี่คือวิธีการทำงาน. 1 เพื่อเริ่มต้นกับต้นแบบเป็นบวกที่ทันสมัยเรียกทาสและเป็นลบขอบเรียก ดังนั้นหลักตอบสนองต่อปัจจัยการผลิต J และ K ก่อนทาส หาก J = 1 และ K = 0 ชุดต้นแบบในการเปลี่ยนแปลงในเชิงบวกนาฬิกา เอาท์พุท Q สูงของหลักที่ผลักดันการป้อนข้อมูลของเจทาสดังนั้นการเปลี่ยนแปลงในเชิงลบนาฬิกาชุดทาสคัดลอกการกระทำของต้นแบบ. 2 หาก J = 0 และ K = 1 ต้นแบบการตั้งค่าใหม่ใน PT ของนาฬิกา ผลผลิตสูงของหลักไปที่การป้อนข้อมูลของ K ทาส ดังนั้น NT ของนาฬิกาบังคับให้เป็นทาสเพื่อตั้งค่า อีกครั้งทาสได้คัดลอกต้นแบบ

ผลลัพธ์ (ไทย) 3:

D ฟลิปฟล็อปมีเวลาเตรียม 15 ns , บิตข้อมูลจะถูกเก็บไว้ที่ D ต้องเข้าอย่างน้อย 15 ns ก่อนนาฬิกาขอบมาถึง มิฉะนั้น ผู้ผลิตไม่ได้รับประกันแก้ไขการสุ่มตัวอย่างและการจัดเก็บ .
นอกจากนี้บิตข้อมูล D ได้จัดขึ้นนานพอสำหรับทรานซิสเตอร์ภายในจะเปลี่ยนอเมริกา . แต่หลังจากเปลี่ยนเป็นมั่นใจได้เราสามารถให้ข้อมูลบิต D เพื่อการเปลี่ยนแปลงถือ thold เวลาเป็นจำนวนเงินขั้นต่ำของเวลาที่ข้อมูลบิต D ต้องอยู่หลัง PT ของนาฬิกา ตัวอย่างเช่นมัน tsetup = 15ns และ thold = 5 NS , บิตข้อมูลจะต้องอยู่ที่ D เข้าอย่างน้อย 15 ns ก่อนนาฬิกาขอบมาถึงและจัดขึ้นอย่างน้อย 5 NS หลังจากนาฬิกา PT


รูปตัวอย่าง 8-8 ทั่วไปสำหรับการตั้งค่าเป็น 1 ในบวกขอบดังแสดงในรูป ฟลิปฟล็อป 8-26 .ปรึกษาเวลา


แก้ไขบรรทัดล่างใน fin.8-26 คือเวลาสอดคล้องกับวิกฤตครั้งเครื่องหมายบน ก่อน T1 , ข้อมูลสามารถเป็น 1 หรือ 0 หรือจะเปลี่ยน นี้จะแสดงโดยวาดเส้นทั้งสูงและต่ำระดับ T1 D . จากเวลา 2 บรรทัดข้อมูล D ต้องจัดขึ้นคงที่ ( ในกรณีนี้ 1 ) นี้คือการตั้งค่าเวลา tsetup .ข้อมูลจะเปลี่ยนเป็นฟลิปฟล็อปที่ T2 แต่ไม่ปรากฏในคิวจนกว่า T3 ครั้ง เวลาจาก T2 T3 คือเวลาจะขยายพันธุ์ TP เพื่อรับประกันการดำเนินงานที่เหมาะสม ข้อมูลเวลา ต้องจัดเวลา จนมั่นคงจาก T2 T4 ; นี้คือ เวลาถือ thold . หลังจาก T4 D เป็นฟรีเพื่อเปลี่ยนรัฐ ( แสดงโดยเส้นคู่

8-7 JK flip-flop
1รูป 8-27 แสดงวิธีหนึ่งที่จะสร้างเจเคฟลิปฟล็อปที่ 1 . ที่นี่มันทำงานอย่างไร .
1 เริ่มจาก อาจารย์ที่เป็นบวกและเป็นลบขอบเรียกทาสขอบเรียก ดังนั้น อาจารย์ตอบของอินพุต J และ K ก่อนทาส ถ้า J = 1 และ k = 0 , หัวหน้าชุดในการเปลี่ยนนาฬิกาที่เป็นบวก สูง Q ของอาจารย์ไดรฟ์ J ใส่ของทาสดังนั้นในการเปลี่ยนนาฬิกาลบทาสชุดคัดลอกการกระทำของเจ้านาย .
2 ถ้า J = 0 และ k = 1 มาสเตอร์รีเซ็ตในการพรีเซ้นต์ของนาฬิกา ผลผลิตสูงของอาจารย์ไป K ใส่ของทาส ดังนั้น , NT ของนาฬิกากองทัพทาส การตั้งค่าใหม่ อีกครั้ง , ทาสได้คัดลอก




ปริญญาโทที่