An on-chip phase-locked loop (PLL)

An on-chip phase-locked loop (PLL) uses a fractional divider
[8], [9] to generate Ratioed Synchronous Clocks with support
for a wide range of integer and fractional divide ratios. The
distribution of these clocks uses a combination of H-trees
and grids. This ensures they meet tight clock skew budgets
while keeping power consumption under control. Clock Tree
Synthesis is used for routing the asynchronous clocks. Asynchronous
clock domain crossings are handled using FIFOs
and meta-stability hardened flip-flops. All clock headers are
designed to support clock gating to save clock power.
Fig. 11 shows the block diagram of the PLL. Its architecture
is similar to the one described in [8]. It uses a loop filter capacitor
referenced to a regulated 1.1 V supply (VREG). VREG is
generated by a voltage regulator from the 1.5 V supply coming

ผลลัพธ์ (ไทย) 1:

แบ่งเศษส่วนใช้การบนชิพเฟสล็อกลูป (PLL)[8], [9] การสร้างนาฬิกาแบบซิงโครนัส Ratioed ด้วยการสนับสนุนสำหรับหลากหลาย ของจำนวนเต็ม และเศษส่วนแบ่งอัตราส่วน ที่กระจายของนาฬิกาเหล่านี้ใช้การรวมกันของต้นไม้ Hและกริด แก่พวกเขาตรงประมาณต้นฉบับเอียงอัตโนมัตินาฬิกาแน่นในขณะที่เก็บพลังงานภายใต้การควบคุม นาฬิกาต้นไม้สังเคราะห์ใช้สำหรับสายนาฬิกาแบบอะซิงโครนัส แบบอะซิงโครนัสนาฬิกาข้ามโดเมนจัดการใช้ FIFOsและ meta เสถียรภาพแข็งคอฟฟี่ช็อป หัวนาฬิกาทั้งหมดจะออกแบบมาเพื่อสนับสนุนนาฬิกา gating เพื่อประหยัดพลังงานนาฬิกาFig. 11 แสดงบล็อกไดอะแกรมของ PLL สถาปัตยกรรมของมีลักษณะคล้ายกับใน [8] ใช้ตัวเก็บประจุในการกรองวนอ้างอิงเพื่อการควบคุม 1.1 V อุปทาน (VREG) VREG เป็นสร้างขึ้น โดยการควบคุมแรงดันไฟฟ้าจาก 1.5 V อุปทานมา

ผลลัพธ์ (ไทย) 2:

ห่วงเฟสล็อกบนชิป (PLL) ใช้ส่วนแบ่ง
[8] [9] เพื่อสร้าง ratioed นาฬิกา Synchronous
ด้วยการสนับสนุนสำหรับช่วงกว้างของจำนวนเต็มและอัตราส่วนแบ่งเศษส่วน
กระจายของนาฬิกาเหล่านี้ใช้การรวมกันของ
H-ต้นไม้และระบบกริด
เพื่อให้มั่นใจว่าตรงตามงบประมาณเอียงนาฬิกาแน่นขณะที่การรักษาการใช้พลังงานภายใต้การควบคุม
ต้นไม้นาฬิกาสังเคราะห์ที่ใช้สำหรับการกำหนดเส้นทางนาฬิกาไม่ตรงกัน Asynchronous
ข้ามโดเมนนาฬิกาได้รับการจัดการโดยใช้ FIFOs
และเมตาเสถียรภาพแข็ง flip-flop ส่วนหัวของนาฬิกาทั้งหมดได้รับการออกแบบมาเพื่อรองรับ gating นาฬิกาเพื่อประหยัดพลังงานนาฬิกา. รูป 11 แสดงแผนภาพบล็อกของ PLL ที่ สถาปัตยกรรมของมันคล้ายกับที่อธิบายไว้ใน [8] จะใช้ตัวเก็บประจุห่วงกรองอ้างอิงไปยังการควบคุม 1.1 V อุปทาน (VREG) VREG ถูกสร้างขึ้นโดยควบคุมแรงดันไฟฟ้าจาก1.5 V จัดหามา

ผลลัพธ์ (ไทย) 3:

อันบนเห็นห่วง ( PLL ) ใช้เศษส่วนแบ่ง
[ 8 ] , [ 9 ] เพื่อสร้าง ratioed นาฬิกาแบบซิงโครนัสด้วยการสนับสนุน
สำหรับหลากหลายของจำนวนเต็มและอัตราส่วนแบ่งส่วน
จำหน่ายนาฬิกาเหล่านี้ใช้การรวมกันของ h-trees
และกริด นี้ช่วยให้พวกเขาตอบสนองแน่นเวลาบิดเบือนงบประมาณ
ในขณะที่เก็บพลังงานภายใต้การควบคุม นาฬิกาไม้
การสังเคราะห์ใช้เส้นทางนาฬิกาไม่ตรงกัน แบบข้ามโดเมน
นาฬิกาจัดการใช้ fifos
และ meta ความมั่นคงแข็งพลิก . ส่วนหัวของนาฬิกาทั้งหมด
ออกแบบมาเพื่อสนับสนุนนาฬิกา gating บันทึกนาฬิกา .
รูปที่ 11 แสดงบล็อกไดอะแกรมของน. . สถาปัตยกรรม
คล้ายกับหนึ่งที่อธิบายไว้ใน [ 8 ] มันใช้วงกรองตัวเก็บประจุ
อ้างอิงกับระเบียบ 11 ) อุปทาน ( vreg ) vreg คือ
สร้างขึ้นโดยแรงดันไฟฟ้าจาก 1.5 V จัดหามา