Assuming stall-on-branch and no del

Assuming stall-on-branch and no delay slots, what is the new clock cycle time and execution time of this instruction sequence if beq address computation is moved to the MEM stage? What is the speedup from this change? Assume that the latency of the EX stage is reduced by 20 ps and the latency of the MEM stage is unchanged when branch outcome resolution is moved from EX to MEM.

ผลลัพธ์ (ไทย) 1:

สมมติว่า คอกในสาขาและสล็อตไม่หน่วง นาฬิกาใหม่คือรอบเวลาและเวลาการดำเนินการของลำดับของคำสั่งนี้ถ้าบีอยู่คำนวณย้ายเวที MEM เร่งจากการเปลี่ยนแปลงนี้คืออะไร สมมติว่า มีลดเวลาแฝงของขั้น EX โดย 20 ps และเวลาแฝงของลำดับขั้นหน่วยความจำมีการเปลี่ยนแปลงเมื่อความละเอียดผลสาขาถูกย้ายจาก EX ไป MEM

ผลลัพธ์ (ไทย) 2:

สมมติคอก-on-สาขาและไม่มีช่องล่าช้าสิ่งที่อยู่รอบเวลานาฬิกาและการดำเนินการครั้งใหม่ของการเรียนการสอนขั้นตอนนี้ถ้าคำนวณอยู่ beq ถูกย้ายไปยังขั้นตอน MEM หรือไม่ เพิ่มความเร็วจากการเปลี่ยนแปลงนี้คืออะไร? สมมติว่าแฝงของขั้นตอน EX จะลดลง 20 PS และแฝงเวที MEM ที่มีการเปลี่ยนแปลงเมื่อความละเอียดสาขาผลจะถูกย้ายจาก EX เพื่อ MEM

ผลลัพธ์ (ไทย) 3:

สมมติว่าร้านในสาขาและช่องไม่มีหน่วงเวลา อะไรใหม่ นาฬิกาและเวลาของรอบเวลาการสอนลำดับถ้า BEQ ที่อยู่การคำนวณที่ถูกย้ายไปยังแหม่ม เวที อะไรคือการเร่งความเร็วจากการเปลี่ยนแปลงนี้ ? สมมติว่า ศักยภาพของเวทีแลกเปลี่ยนลดลง 20 PS และศักยภาพของแหม่ม เวทีจะไม่เปลี่ยนแปลงเมื่อมติผลสาขาจะถูกย้ายจากอดีตแหม่ม