B. ASIC Design The design process o

B. ASIC Design
The design process of an ASIC consists of three main stages: a) logic design and simulation, b) placement, routing and connectivity check, and c) mask layout and prototype production.
The end-user can enter the design process following the semistandard, semicustom, and full-custom paths, depending on the specific requirements of his application. In semistandard design path, the end-user submits his design proposal under the form of high-level specifications. The ASIC supplier tailors the IC design in accordance with mutually negotiable specifications. With semistandard ASIC’s, cost is highly negotiable if predicted volume is sufficient and trustworthy, and the IC manufacturer might retains some rights to resell the chip or parts of its design to others. In semicustom design path, the end-user establishes the specifications, performs the logic design (schematic capture and design verification), and simulation using CAD tools usually provided by the ASIC supplier.
He submits then a CAD netlist (a list of simulated network connections) and the performance specifications. The chip supplier performs then the placement, routing, connectivity check, and mask layout merging precharacterized physical blocks into a mosaic with its own unique customized metallization and builds the prototype chip. In full-custom design path, in addition to the semicustom design stages, the end-user also goes through placement, routing, and connectivity check of his design. The chip supplier takes care only of mask layout and prototype production.
The design of semicustom ASIC’s can be performed using gate arrays or standard cells technologies.
A gate array is a CMOS LSI chip consisting of p devices,n devices, and tunnels in a repetitive, ordered structure on either ‘a silicon or a sapphire substrate. All device nodes (gates, drains, and sources) are accessible. Gate arrays are available for both single-layer and multilayer metallization. To design his ASIC using a gate array, the end-user defines the connections of the individual devices to realize the desired functions. At the fabrication stage, only metallization ayers are deposited on the silicon Signal routing over the gates makes the gates beneath unusable. In this approach, gate utilization factor is usually about 7&90%. Macros such as RAM and ROM are very inefficient for implementation. However, lower cost and quicker production time are expected for this technology.
In cell-based approach, no fixed positions for gates and routing channels are predefined. The integrated circuit is designed using libraries of building blocks with specific logic functions. The chip supplier provides in general extensive libraries of well-characterized and verified standard cells,supercells, and megacells. To design his ASIC, the end-user combines the library cells into the configuration that performs the functions required by his specific application. The fabrication process involves the etching of the required gates as well as the deposition metallization of layers. Standard-cell technology offers a better utilization factor for silicon. Dedicated macros for RAM and ROM ensure reduced gates count and minimum silicon area. A longer fabrication time is expected since more steps are required.
The design of ASIC’s is performed usually in openarchitecture CAD systems on graphics engineering work- stations using different software tools: schematic capture, simulation and fault simulation, logic optimization and synthesis, placement and routing, layout versus schematic, design rule check, and functions compiler.
The design of large ASIC’s typically uses a high-level design language (HDL: hardware description language) to help designers to document designs and to simulate large systems. The most common hardware description languages are Verilog and VHDL (the latter conforms to IEEE Standard 1076).
The design of a high-performance mixed-signal IC is inherently more difficult than the design of a logic IC. The variety of analog and digital functions requires a cell-based approach. Thorough simulation and layout verification is necessary to ensure the functionality of the prototype ASIC.

ผลลัพธ์ (ไทย) 1:

B. การออกแบบ ASIC กระบวนการออกแบบ ASIC ประกอบด้วยสามขั้นตอนหลัก: ตรรกะ) ออกแบบ และจำลอง ขวาง สายเชื่อมต่อเครื่อง และ c) รูปแบบเค้าโครงและต้นแบบการผลิต ผู้ใช้สามารถป้อนการออกแบบต่อไปนี้ semistandard, semicustom และเส้น ทางเต็มเอง ขึ้นอยู่กับความต้องการเฉพาะของโปรแกรมประยุกต์ของเขา ในเส้นทางออกแบบ semistandard ผู้ส่งข้อเสนอการออกแบบของเขาภายใต้รูปแบบของข้อกำหนดพื้นฐาน จำหน่าย ASIC เทเลอร์ตามการออกแบบ IC ตามข้อมูลจำเพาะที่สามารถต่อรองกัน กับ semistandard ของ ASIC ต้นทุนถูกเปลี่ยนมือได้สูงถ้าคาดการณ์ปริมาณเพียงพอ และเชื่อถือได้ และผู้ผลิต IC อาจรักษาสิทธิ์บางอย่างจากบริษัทชิพหรือส่วนของการออกแบบให้ผู้อื่น ในเส้นทางออกแบบ semicustom ผู้สร้างข้อกำหนด ดำเนินการออกแบบลอจิก (มันจับภาพและการออกแบบการตรวจสอบ), และการจำลองการใช้เครื่องมือ CAD โดยปกติ โดยซัพพลายเออร์ ASIC เขาส่งแล้ว netlist CAD (รายการของการเชื่อมต่อเครือข่ายจำลอง) และข้อกำหนดของประสิทธิภาพการทำงาน ผู้ผลิตชิพทำแล้วตำแหน่ง สายงานการผลิต ตรวจสอบการเชื่อมต่อ และเค้าโครงรูปแบบผสานบล็อก precharacterized ทางกายภาพเป็นโมเสกด้วยตนเองเฉพาะเอง metallization และสร้างชิต้นแบบ ในเส้นทางที่ออกแบบเองเต็ม นอกจากขั้นตอนการออกแบบ semicustom ผู้ยังไปตำแหน่ง สายงานการผลิต และเชื่อมต่อการตรวจสอบการออกแบบของเขา ผู้ผลิตชิพจะดูแลเฉพาะของรูปแบบเค้าโครงและต้นแบบการผลิต การออกแบบ semicustom ASIC สามารถทำได้โดยใช้อาร์เรย์เกหรือเซลล์มาตรฐานเทคโนโลยี แถวประตูเป็นชิป CMOS LSI ที่ประกอบด้วยอุปกรณ์ p, n อุปกรณ์ และอุโมงค์ในโครงสร้างซ้ำ สั่งใน ' เป็นซิลิคอนหรือพื้นผิวที่แซฟไฟร์ โหนอุปกรณ์ทั้งหมด (ประตู ท่อระบายน้ำ และแหล่ง) สามารถเข้าถึงได้ เกเรย์มีการ metallization ชั้นเดียว และหลายชั้น การออกแบบ ASIC เขาใช้แถวประตู ผู้ใช้กำหนดการเชื่อมต่อของอุปกรณ์แต่ละฟังก์ชันต้องตระหนัก ในขั้นตอนการผลิต เอเยอร์ส metallization เท่าฝากบนซิลิคอนสัญญาณสายเหนือประตูทำให้ประตูใต้ไม่ ในวิธีการนี้ ประตูใช้ประโยชน์ปัจจัยได้ปกติประมาณ 7 และ 90% แมโครเช่น RAM กับ ROM จะต่ำมากสำหรับใช้งาน อย่างไรก็ตาม ต้นทุนต่ำและผลิตได้เร็วขึ้นเวลาคาดว่าสำหรับเทคโนโลยีนี้ ในเซลล์โดยวิธี ตำแหน่งไม่ถาวรสำหรับประตูและช่องรายการสายงานการผลิตกำหนดล่วงหน้า รวมวงจรถูกออกแบบมาโดยใช้ไลบรารีประกอบ ด้วยฟังก์ชันตรรกะเฉพาะ โดยทั่วไปผู้ผลิตชิปให้ไลบรารีอย่างละเอียด characterized ห้องพัก และตรวจสอบมาตรฐาน supercells และ megacells การออกแบบ ASIC เขา ผู้รวมเซลล์ไลบรารีในการกำหนดค่าที่ฟังก์ชันที่จำเป็น โดยโปรแกรมประยุกต์เฉพาะของเขา กระบวนการผลิตเกี่ยวข้องกับการกัดของประตูต้องเป็น metallization สะสมของชั้น เทคโนโลยีเซลล์มาตรฐานมีตัวใช้ดีสำหรับซิลิกอน แมเฉพาะสำหรับ RAM และ ROM ให้ลงประตูตั้งซิลิคอนนับและต่ำสุด เวลาผลิตนานคาดว่าเนื่องจากมีขั้นตอนเพิ่มเติม การออกแบบของ ASIC ทำปกติในระบบ openarchitecture CAD บนกราฟิกโดยใช้เครื่องมือซอฟต์แวร์อื่นสถานีงานวิศวกรรม: จับมัน จำลอง และการจำลองข้อบกพร่อง ปรับตรรกะ และสังเคราะห์ วาง และสาย เค้าเทียบกับแผนผังวงจร ออกแบบกฎตรวจ และฟังก์ชันของคอมไพเลอร์ การออกแบบ ASIC ที่มีขนาดใหญ่มักจะใช้ภาษาออกแบบระดับสูง (HDL: ภาษาอธิบายฮาร์ดแวร์) เพื่อช่วยออกแบบการออกแบบเอกสาร และ การจำลองระบบขนาดใหญ่ คำอธิบายภาษาทั่วไปของฮาร์ดแวร์มี Verilog และ VHDL (หลังตาม IEEE 1076 มาตรฐาน) การออกแบบ IC สัญญาณผสมมีประสิทธิภาพสูงจะมีความยากมากกว่าการออกแบบของตรรกะ IC หลากหลายแบบแอนะล็อก และดิจิทัลจำเป็นต้องมีวิธีการใช้เซลล์ ตรวจสอบการจำลองและโครงร่างอย่างละเอียดเป็นสิ่งจำเป็นเพื่อให้การทำงานของต้นแบบ ASIC

ผลลัพธ์ (ไทย) 2:

บีซิกออกแบบ
ขั้นตอนการออกแบบของ ASIC ประกอบด้วยสามขั้นตอนหลักก.) การออกแบบตรรกะและการจำลองข) ตำแหน่งเส้นทางและการตรวจสอบการเชื่อมต่อและ c) รูปแบบหน้ากากและการผลิตต้นแบบ
ของผู้ใช้สามารถเข้าสู่ขั้นตอนการออกแบบ ต่อไปนี้ semistandard, semicustom และเส้นทางที่กำหนดเองเต็มรูปแบบขึ้นอยู่กับความต้องการเฉพาะของแอพลิเคชันของเขา ในเส้นทางการออกแบบ semistandard แบบ end-ผู้ใช้ส่งข้อเสนอการออกแบบของเขาภายใต้รูปแบบของข้อกำหนดในระดับสูง ผู้ผลิต ASIC เทเลอร์ออกแบบวงจรตามข้อกำหนดต่อรองร่วมกัน ด้วย semistandard ของซิกค่าใช้จ่ายต่อรองมากถ้าคาดการณ์ปริมาณเพียงพอและเชื่อถือได้และอาจผลิต IC ยังคงมีสิทธิที่จะขายบางชิปหรือบางส่วนของการออกแบบของตนให้กับผู้อื่น ในเส้นทางการออกแบบ semicustom แบบ end-ผู้ใช้กำหนดรายละเอียดดำเนินการออกแบบลอจิก (จับภาพวงจรและการตรวจสอบการออกแบบ) และการจำลองการใช้เครื่องมือ CAD ให้โดยปกติผู้ผลิต ASIC.
เขาส่งแล้ว CAD netlist (รายชื่อของการเชื่อมต่อเครือข่ายจำลอง ) และข้อกำหนดการปฏิบัติงาน ผู้ผลิตชิปแล้วดำเนินการจัดวางเส้นทางการตรวจสอบการเชื่อมต่อและการรวมรูปแบบหน้ากากบล็อกทางกายภาพ precharacterized เข้ากับกระเบื้องโมเสคที่กำหนดเอง metallization เอกลักษณ์ของตัวเองและสร้างต้นแบบชิป ในเส้นทางการออกแบบเต็มรูปแบบที่กำหนดเองนอกเหนือไปจากขั้นตอนการออกแบบ semicustom แบบ end-ผู้ใช้ยังจะต้องผ่านการจัดวางเส้นทางและตรวจสอบการเชื่อมต่อของการออกแบบของเขา ผู้ผลิตชิปดูแลเฉพาะของรูปแบบหน้ากากและการผลิตต้นแบบ.
การออกแบบของ semicustom ASIC สามารถดำเนินการโดยใช้อาร์เรย์ประตูหรือเทคโนโลยีเซลล์มาตรฐาน.
อาร์เรย์ประตูเป็นชิป CMOS LSI ประกอบด้วยอุปกรณ์พีอุปกรณ์ n และอุโมงค์ในซ้ำ สั่งโครงสร้างทั้ง 'ซิลิกอนหรือพื้นผิวไพลิน ทุกโหนดอุปกรณ์ (ประตูท่อระบายน้ำและแหล่งที่มา) จะสามารถเข้าถึงได้ อาร์เรย์ประตูมีทั้งชั้นเดียวและหลาย metallization การออกแบบ ASIC ของเขาโดยใช้อาร์เรย์ประตูของผู้ใช้กำหนดการเชื่อมต่อของอุปกรณ์แต่ละที่จะตระหนักถึงฟังก์ชั่นที่ต้องการ ในขั้นตอนการผลิตเยอร์ metallization เพียง แต่จะเก็บไว้ในซิลิกอนเส้นทางสัญญาณมากกว่าประตูทำให้ประตูที่อยู่ด้านล่างไม่สามารถใช้งาน ในวิธีนี้ปัจจัยการใช้ประตูมักจะประมาณ 7 และ 90% แมโครเช่น RAM และ ROM จะไม่มีประสิทธิภาพมากสำหรับการดำเนินงาน แต่ค่าใช้จ่ายที่ลดลงและเวลาในการผลิตที่คาดว่าจะได้เร็วขึ้นสำหรับเทคโนโลยีนี้.
ในวิธีการที่เซลล์ตามตำแหน่งที่ไม่คงที่สำหรับประตูและช่องทางที่มีเส้นทางที่กำหนดไว้ล่วงหน้า วงจรรวมได้รับการออกแบบโดยใช้ห้องสมุดของหน่วยการสร้างที่มีฟังก์ชั่นที่เฉพาะเจาะจงตรรกะ ผู้ผลิตชิปให้ในห้องสมุดที่กว้างขวางทั่วไปของความโดดเด่นและตรวจสอบเซลล์มาตรฐาน supercells และ megacells การออกแบบ ASIC ของผู้ใช้ปลายทางรวมเซลล์ห้องสมุดเข้าไปในการกำหนดค่าที่มีประสิทธิภาพการทำงานที่จำเป็นโดยการประยุกต์ใช้ของเขาโดยเฉพาะ ขั้นตอนการผลิตที่เกี่ยวข้องกับการแกะสลักประตูที่จำเป็นเช่นเดียวกับ metallization การทับถมของชั้น เทคโนโลยีมาตรฐานเซลล์มีปัจจัยที่ดีกว่าสำหรับการใช้ซิลิกอน แมโครเฉพาะสำหรับ RAM และ ROM ให้แน่ใจว่าประตูที่ลดลงนับซิลิกอนและพื้นที่ต่ำสุด เวลาการผลิตอีกต่อไปคาดว่าตั้งแต่ขั้นตอนอื่น ๆ จะต้อง.
ออกแบบ ASIC ที่จะดำเนินการมักจะอยู่ในระบบ CAD openarchitecture วิศวกรรมกราฟิกเครื่องที่ใช้งานซอฟแวร์โดยใช้เครื่องมือที่แตกต่างกัน: การจับภาพวงจรการจำลองและการจำลองความผิดตรรกะและการเพิ่มประสิทธิภาพการสังเคราะห์ตำแหน่งและการกำหนดเส้นทาง . เมื่อเทียบกับรูปแบบวงจรการตรวจสอบกฎการออกแบบและฟังก์ชั่นคอมไพเลอร์
การออกแบบที่มีขนาดใหญ่ของ ASIC มักจะใช้ภาษาการออกแบบระดับสูง (HDL: ภาษาอธิบายฮาร์ดแวร์) ที่จะช่วยให้นักออกแบบในการออกแบบและจัดทำเอกสารในการจำลองระบบขนาดใหญ่ คำอธิบายฮาร์ดแวร์ที่พบมากที่สุดภาษา Verilog และ VHDL (หลังสอดเพื่อมาตรฐาน IEEE 1076).
การออกแบบที่มีประสิทธิภาพสูงผสมสัญญาณ IC เป็นเนื้อแท้ยากกว่าการออกแบบของตรรกะ IC ความหลากหลายของฟังก์ชั่นแบบอนาล็อกและดิจิตอลต้องใช้วิธีการที่ใช้มือถือ การจำลองการตรวจสอบอย่างละเอียดและรูปแบบที่มีความจำเป็นเพื่อให้แน่ใจว่าการทำงานของต้นแบบ ASIC

ผลลัพธ์ (ไทย) 3:

B . ออกแบบ ASIC
ขั้นตอนการออกแบบของ ASIC ประกอบด้วยสามขั้นตอนหลัก : ) การออกแบบวงจรตรรกะและการจำลอง , B ) ตำแหน่งเส้นทางและการเชื่อมต่อการตรวจสอบ , และ C ) รูปแบบหน้ากากและการผลิตต้นแบบ
ผู้ใช้สามารถระบุกระบวนการออกแบบตาม semistandard semicustom , และเส้นทางที่กำหนดเองเต็มรูปแบบขึ้นอยู่กับความต้องการเฉพาะของโปรแกรมของเขา ในเส้นทาง semistandard ออกแบบ ,ผู้ใช้ยื่นข้อเสนอการออกแบบของเขาภายใต้รูปแบบของข้อมูลพื้นฐาน ซัพพลายเออร์ ASIC เทเลอร์ออกแบบ IC ตามข้อกําหนดเจรจาร่วมกัน ด้วย semistandard ASIC , ค่าใช้จ่ายสูง ต่อรองได้ ถ้าคาดการณ์ปริมาณที่เพียงพอ และเชื่อถือได้ และผู้ผลิต IC อาจจะยังคงมีสิทธิที่จะขายชิปหรือชิ้นส่วนของการออกแบบเพื่อผู้อื่นในเส้นทางออกแบบ semicustom , ผู้ใช้กำหนดข้อมูลแสดงตรรกะการออกแบบ ( จับภาพแผนผัง และตรวจสอบการออกแบบ ) และการจำลองโดยใช้เครื่องมือ CAD มักจะให้โดยผู้ผลิต ASIC .
เขายอมจำนนแล้ว CAD Netlist ( รายชื่อ ) การเชื่อมต่อเครือข่าย ) และการแสดงรายละเอียด ชิปซัพพลายเออร์เนินแล้ววางเส้นทาง การเชื่อมต่อ ตรวจสอบและหน้ากากรูปแบบการผสาน precharacterized บล็อกทางกายภาพเป็นกระเบื้องโมเสคที่มีเอกลักษณ์ของตัวเองปรับแต่งงานและสร้างต้นแบบชิป เต็มออกแบบเส้นทางในการ semicustom ออกแบบขั้นตอน ผู้ใช้ยังต้องผ่านการวางเส้นทางและตรวจสอบการเชื่อมต่อของการออกแบบของเขา ชิปซัพพลายเออร์จะดูแลเฉพาะรูปแบบหน้ากากและการผลิตต้นแบบ
การออกแบบของ semicustom ASIC สามารถดำเนินการโดยใช้อาร์เรย์ประตูหรือเทคโนโลยีเซลล์มาตรฐาน
ประตูเรย์เป็น CMOS ชิป LSI ประกอบด้วย P อุปกรณ์ , อุปกรณ์ , และอุโมงค์ในซ้ำโครงสร้างที่เป็นระเบียบ ทั้ง ' ซิลิคอน หรือ ไพลิน สาร โหนดอุปกรณ์ทั้งหมด ( ประตู ระบาย และแหล่งข้อมูล ) ที่สามารถเข้าถึงได้อาร์เรย์ประตูมีทั้งชั้นเดียว และงานหลายชั้น เพื่อการออกแบบ ASIC ใช้ Gate Array , ผู้ใช้กำหนดการเชื่อมต่อของอุปกรณ์แต่ละตัวว่าต้องการฟังก์ชั่น ที่สร้างเวที เท่านั้นงานเยอร์จะฝากในซิลิคอนสัญญาณเส้นทางผ่านประตูทำให้ประตูใต้ที่ใช้ไม่ได้ ในวิธีการนี้ประตูใช้ปัจจัยโดยปกติจะประมาณ 7 & 90% แมโครเช่น RAM และ ROM จะไม่ได้ผลมากสำหรับการใช้งาน อย่างไรก็ตาม การลดต้นทุนและเวลาในการผลิตเร็วขึ้น คาดว่า เทคโนโลยีนี้
ในปัจจุบันวิธีการ ไม่คงที่ ตำแหน่งสำหรับประตู และเส้นทางจะเป็นช่องทางที่กำหนด วงจรถูกออกแบบโดยใช้ห้องสมุดของการสร้างบล็อกที่มีฟังก์ชันเฉพาะชิปซัพพลายเออร์มีห้องสมุดที่กว้างขวางของลักษณะโดยทั่วไปดีและตรวจสอบเซลล์มาตรฐาน ซูปเปอร์เซลล์ และ megacells . เพื่อการออกแบบ ASIC ของผู้ใช้ห้องสมุดในการรวมเซลล์ที่มีหน้าที่บังคับใช้โดยโปรแกรมของเขาที่เฉพาะเจาะจงกระบวนการผลิตที่เกี่ยวข้องกับโครงสร้างของประตูเป็นเช่นเดียวกับการสะสมงานของชั้น เทคโนโลยีเซลล์มาตรฐานเสนอดีกว่าการใช้ปัจจัยสำหรับซิลิคอน โดยเฉพาะแมโครสำหรับ RAM และ ROM ให้ลดลงและซิลิคอนประตูนับพื้นที่น้อยที่สุด เวลาผลิตนาน คาดว่าตั้งแต่ขั้นตอนเพิ่มเติมจะต้อง
การออกแบบ ASIC จะดำเนินการมักจะอยู่ใน openarchitecture ระบบ CAD ในงานวิศวกรรมกราฟิกสถานีโดยใช้เครื่องมือซอฟต์แวร์ที่แตกต่างกัน : จับวงจร , การจำลองและการจำลองความผิด , การเพิ่มประสิทธิภาพลอจิก และ การสังเคราะห์ และการจัดวางเส้นทาง เค้าโครง และวงจรตรวจสอบกฎการออกแบบและฟังก์ชันผู้แปล
การออกแบบ ASIC ขนาดใหญ่มักจะใช้ภาษาการออกแบบระดับสูง ( HDL : ภาษาอธิบายฮาร์ดแวร์ ) เพื่อช่วยให้นักออกแบบเพื่อเอกสารการออกแบบและจำลองระบบขนาดใหญ่ ที่พบมากที่สุดภาษาอธิบายฮาร์ดแวร์และ Verilog VHDL ( หลังสอดคล้องกับมาตรฐานของ IEEE 1074 )
การออกแบบของวงจรรวมสัญญาณผสมที่มีประสิทธิภาพสูงเป็นอย่างโดยเนื้อแท้ยากกว่าการออกแบบของตรรกะ IC ความหลากหลายของฟังก์ชั่นอะนาล็อกและดิจิตอล ต้องใช้วิธีการปัจจุบัน จำลองการตรวจสอบอย่างละเอียดและรูปแบบเป็นสิ่งที่จำเป็นเพื่อให้แน่ใจว่า การทำงานของเครื่องต้นแบบ ASIC .