A high performance implementation o

A high performance implementation of the IDEA presented by Leong [8] uses a novel bit-serial architecture to perform multiplication modulo 216 + 1; the implementation occupies a minimal amount of hardware. The bit-serial architecture enabled the algorithm to be deeply pipelined to achieve a system clock rate of 125MHz. An implementation on a Xilinx Virtex X CV300-4 was successfully tested, delivering a throughput of 500Mb/sec. With a X CV1000-6 device, the estimated performance is 2.35Gb/sec, three orders of magnitude faster than a software implementation on a 450MHz Intel Pentium II. This design is suitable for applications in online encryption for high-speed networks. The results of Leong’s experiment are summarized in Table 3.

ผลลัพธ์ (ไทย) 1:

ประสิทธิภาพสูงใช้งานของความคิดที่นำเสนอ โดยกรรม [8] ใช้สถาปัตยกรรมแบบบิตประจำนวนิยายการคูณ modulo 216 + 1 ดำเนินการใช้เป็นจำนวนน้อยที่สุดของฮาร์ดแวร์ สถาปัตยกรรมลำดับบิตเปิดใช้งานอัลกอริทึมการ pipelined ได้ลึกเพื่อให้บรรลุอัตรานาฬิการะบบ 125MHz การนำไปใช้บน Xilinx Virtex X CV300-4 ถูกทดสอบแล้ว ส่งประมวลของ 500Mb/sec อุปกรณ์ X CV1000-6 ประเมินประสิทธิภาพได้ 2.35 แสนกิกะไบต์/วินาที อันดับ 3 ของขนาดเร็วกว่าซอฟต์แวร์ใช้งานบน II Pentium MHz Intel เป็น 450 ออกแบบนี้เหมาะสำหรับการใช้งานในการเข้ารหัสออนไลน์สำหรับเครือข่ายความเร็วสูง ผลกรรมของการทดลองสามารถสรุปได้ในตาราง 3

ผลลัพธ์ (ไทย) 2:

ประสิทธิภาพสูงการดำเนินการของความคิดที่นำเสนอโดยลีออง [8] ใช้สถาปัตยกรรมบิตอนุกรมใหม่ในการดำเนินการคูณแบบโมดูโล 216 + 1; การดำเนินงานที่ตั้งอยู่ในจำนวนน้อยที่สุดของฮาร์ดแวร์ เปิดการใช้งานสถาปัตยกรรมบิตอนุกรมขั้นตอนวิธีการที่จะลึกไปป์ไลน์ให้ได้อัตราดอกเบี้ยนาฬิการะบบของ 125MHz การดำเนินการเกี่ยวกับ Xilinx Virtex X CV300-4 ได้รับการทดสอบประสบความสำเร็จในการส่งมอบผ่านจาก 500 เมกะไบต์ / วินาที กับอุปกรณ์ X CV1000-6 ประสิทธิภาพโดยประมาณคือ 2.35Gb / วินาทีสามคำสั่งของขนาดเร็วกว่าการใช้งานซอฟต์แวร์บน 450MHz Intel Pentium II การออกแบบนี้เหมาะสำหรับการใช้งานในการเข้ารหัสออนไลน์สำหรับเครือข่ายความเร็วสูง ผลของการทดลองลีอองที่มีรายละเอียดในตารางที่ 3

ผลลัพธ์ (ไทย) 3:

ประสิทธิภาพสูง การใช้แนวคิดที่นำเสนอโดย Leong [ 8 ] ใช้นวนิยายบิตอนุกรมสถาปัตยกรรมแสดงการคูณมอดุโล 216 1 ; การใช้จำนวนน้อยที่สุดของฮาร์ดแวร์ บิตอนุกรมสถาปัตยกรรมใช้ขั้นตอนวิธีที่จะลึก pipelined บรรลุระบบอัตรานาฬิกาของ 125mhz . การต่อวงจร Virtex x cv300-4 ได้ทดสอบส่งของผ่านสมาร์ทโฟน / วินาที กับ X อุปกรณ์ cv1000-6 ประเมินประสิทธิภาพ 2.35gb/sec สั่งขนาดได้เร็วกว่าการใช้ซอฟต์แวร์บน 450mhz Intel Pentium II 3 ออกแบบให้เหมาะกับการใช้งานในแบบออนไลน์สำหรับเครือข่ายความเร็วสูง ผลการทดลอง Leong จะสรุปไว้ในตารางที่ 3