Each cache consists of 2X upsized c

Each cache consists of 2X upsized cells; the L2 and L3 are augmented with a SECDED code. Due to high sensitivity to additional latency in the L1 and high cost of per-byte ECC, the L1 implements byte parity which allows error detection but cannot repair failing bits. As depicted in Figure 6, the lack of ECC causes the Vmin of the L1 cache (700mV) to exceed that of the L2 and L3 caches, each of which can operate comfortably below 700mV. However, none of the arrays can operate below 600mV.

ผลลัพธ์ (ไทย) 1:

แคชแต่ละประกอบด้วยเซลล์ปรับ X 2 L2 และ L3 ออกเมนต์ ด้วยรหัส SECDED เนื่องจากความไวสูงเพื่อแฝงเพิ่มเติมใน L1 และต้นทุนที่สูงของ ECC ต่อไบต์ L1 ใช้พาริตี้ไบต์ที่ให้ตรวจสอบข้อผิดพลาด แต่ไม่สามารถซ่อมแซม failing บิต ตามที่แสดงในรูปที่ 6 การขาดของ ECC ทำให้ Vmin ของแคช L1 (700mV) เกินที่ L2 และ L3 แคช ซึ่งสามารถทำงานได้อย่างสะดวกสบายด้านล่าง 700mV อย่างไรก็ตาม อาร์เรย์ไม่สามารถทำงานด้านล่าง 600mV

ผลลัพธ์ (ไทย) 2:

แต่ละแคชประกอบด้วยเซลล์ 2X upsized; L2 และ L3 มีผลดีกับรหัส SECDED เนื่องจากมีความไวสูงในการแฝงเพิ่มเติมใน L1 และค่าใช้จ่ายสูงของ ECC ต่อไบต์ L1 ดำเนินไบต์ความเท่าเทียมกันซึ่งจะช่วยให้การตรวจสอบข้อผิดพลาด แต่ไม่สามารถซ่อมแซมบิตล้มเหลว เป็นที่ปรากฎในรูปที่ 6 ขาด ECC ทำให้ Vmin ของแคช L1 (700mV) จะเกินที่ของ L2 และ L3 แคชซึ่งแต่ละสามารถใช้งานได้อย่างสะดวกสบายด้านล่าง 700mV แต่ไม่มีผู้ใดของอาร์เรย์สามารถทำงานด้านล่าง 600mV

ผลลัพธ์ (ไทย) 3:

แคชแต่ละเซลล์ประกอบด้วย 2x upsized ; L2 และ L3 เป็นปริซึมที่มีรหัส secded . เนื่องจากความไวสูงเพื่อเพิ่มศักยภาพใน L1 และค่าใช้จ่ายสูงของ ECC ไบต์ต่อไบต์ , L1 ใช้กันซึ่งช่วยให้การตรวจจับข้อผิดพลาด แต่ไม่สามารถซ่อมแซมล้มเหลวบิต เป็นภาพในรูปที่ 6 ขาด ฯลฯ ทำให้ vmin ของ L1 แคช ( 700mv ) เกินกว่าที่ L2 และ L3 แคชซึ่งแต่ละสามารถใช้งานได้อย่างสะดวกสบาย ด้านล่าง 700mv . แต่ไม่มีของอาร์เรย์สามารถใช้งานด้านล่าง 600mv .