Since the design proposed in [14] r

Since the design proposed in [14] requires all the links to be passed serially through the pipeline, the number of clock cycles required to perform one iteration is at least equal to the number of links in the graph.

ผลลัพธ์ (ไทย) 1:

ตั้งแต่การออกแบบที่นำเสนอใน [14] ต้องเชื่อมโยงทั้งหมดที่จะผ่าน serially ไปป์ไลน์ หมายเลขจำเป็นต้องทำซ้ำในหนึ่งรอบสัญญาณนาฬิกาเป็นอย่างน้อยเท่ากับจำนวนของการเชื่อมโยงในกราฟ

ผลลัพธ์ (ไทย) 2:

ตั้งแต่การออกแบบที่นำเสนอใน [14] ต้องมีการเชื่อมโยงทั้งหมดจะถูกส่งผ่านท่อลำดับจำนวนรอบนาฬิกาที่จำเป็นในการดำเนินการอย่างใดอย่างหนึ่งซ้ำเป็นอย่างน้อยเท่ากับจำนวนของการเชื่อมโยงในกราฟ

ผลลัพธ์ (ไทย) 3:

ตั้งแต่การออกแบบการนำเสนอใน [ 14 ] ต้องมีการเชื่อมโยงทั้งหมดจะผ่านเป็นผ่านท่อ จำนวนรอบของนาฬิกาต้องดำเนินการอย่างหนึ่งคืออย่างน้อยเท่ากับจำนวนของการเชื่อมโยงในกราฟ