A. Niagara2 ArchitectureFig. 2 show

A. Niagara2 Architecture
Fig. 2 shows the Niagara2 block diagram, and Fig. 3 shows
the die micrograph. The chip has eight SPARC Cores, a 4 MB
shared Level2 cache, and supports concurrent execution of
64 threads. The Level2 cache is divided into eight banks of
512 kB each. The SPARC Cores communicate with the Level2
cache banks through a high bandwidth crossbar. Niagara2 has
a 8 PCI-Express channel, two 10 Gb Ethernet ports with
XAUI interfaces and four memory controllers each controlling

ผลลัพธ์ (ไทย) 1:

อ.สถาปัตยกรรม Niagara2Niagara2 บล็อคไดอะแกรมแสดง fig. 2 และ Fig. 3 แสดงmicrograph ตาย ชิพมีแปด SPARC แกน 4 MBร่วมแค Level2 และสนับสนุนการดำเนินการพร้อมกันของกระทู้ 64 แบ่งออกเป็นแปดแห่งแค Level2512 kB แต่ละ แกน SPARC สื่อสารกับการ Level2ธนาคารแคผ่านท่อนเหล็กแบนด์วิดท์สูง มี Niagara2ช่อง PCI-Express 8 สองพอร์ต Ethernet 10 Gb ด้วยXAUI อินเทอร์เฟซ และสี่หน่วยความจำตัวควบคุมแต่ละการควบคุม

ผลลัพธ์ (ไทย) 2:

A. Niagara2
สถาปัตยกรรมรูป 2 แสดงแผนภาพบล็อก Niagara2 และรูป 3 แสดง
micrograph ตาย ชิปมีแปดแกน SPARC เป็น 4 MB
ที่ใช้ร่วมกันแคช Level2 และสนับสนุนการดำเนินการพร้อมกัน
64 หัวข้อ แคช Level2 แบ่งออกเป็นแปดธนาคารของ
512 กิโลไบต์ในแต่ละ แกน SPARC สื่อสารกับ Level2
ธนาคารแคชผ่านคานแบนด์วิธสูง Niagara2 มี
8 ช่อง PCI-Express, 10 Gb
สองพอร์ตอีเธอร์เน็ตที่มีอินเตอร์เฟซXAUI และสี่ตัวควบคุมหน่วยความจำในแต่ละการควบคุม

ผลลัพธ์ (ไทย) 3:

1 . niagara2 สถาปัตยกรรม
รูปที่ 2 แสดงแผนภาพบล็อก niagara2 และรูปที่ 3 แสดงลักษณะ
ตาย . ชิป 8 คอร์ สปาร์ค , 4 MB
แบ่งปัน level2 แคช และสนับสนุนการดำเนินการพร้อมกันของ
64 กระทู้ การ level2 แคชจะถูกแบ่งออกเป็นแปดธนาคารของ
512 กิโลไบต์แต่ละ การสปาร์คแกนสื่อสารกับ level2
แคชของธนาคารผ่านคาน แบนด์วิดธ์สูง niagara2 ได้
8 ช่อง PCI Express สอง 10 GB Ethernet ด้วย
xaui การเชื่อมต่อและควบคุมสี่หน่วยความจำแต่ละคนควบคุม