Each core and L2 cache pair use 98c

Each core and L2 cache pair use 98cm of total sleep

transistor width in a TSMC 40nm bulk CMOS process.

ผลลัพธ์ (ไทย) 1:

แต่ละหลักและการใช้คู่ของแคช L2 98 ซม.รวมหลับความกว้างของทรานซิสเตอร์จำนวนมาก TSMC 40nm CMOS กระบวนการ

ผลลัพธ์ (ไทย) 2:

แต่ละหลักและ L2 ใช้คู่แคช 98cm ของการนอนหลับรวมความกว้างของทรานซิสเตอร์ในกลุ่ม40nm TSMC กระบวนการ CMOS

ผลลัพธ์ (ไทย) 3:

แต่ละหลักและ L2 แคชคู่ใช้ 98cm รวมนอน

ทรานซิสเตอร์ความกว้างใน TSMC 40nm ซึ่งเป็นกลุ่มกระบวนการ