The detected edges are displayed by

The detected edges are displayed by combining the horizontal and vertical edges "(1) ." This paper proposes a hardware architecture of Prewitt edge detection. The input image is limited to 8-bit grayscale and a frame size of 256 x 256 pixels. Moving window is limited to 3 x 3 masks. The architecture is targeted for AItera FPGA using Quartus II and is capable of operating with a clock frequency of 145 MHz at 550 frames per second (fps). Verification is through synthesis only with parameters obtained from simulation on Matlab. By using the combination of both MatIab and Veri log, it can be easily import and export data to the designed hardware implementation to read and display images.
II. RELATED WORKS Alzahrani and Chen [2] proposed a pipeline architecture which is capable of producing one edge detected pixel for every clock cycle with maximum clock frequency of 10 MHz. The architecture is operational for real time edge detection application. Shen et al. [3] presented a software implementation of Perwitt edge detection technique by using convolution operation. The scheme is capable of performing on compressed images and videos that can be used in variety of image processing application for instance motion estimation and comer detection. Pel-Yung [4] proposed the systolic array architecture with scalable first in, first out (FIFO) design to perform the effect of edge detection on five images with different size. It is capable to produce 73.6 MHz frequency with video rate 280 fps. Abbasi et al [5] proposed a real time architecture for Perwitt edge detection by conducting pipelining technique. The architecture executed faster than the software designed version by C or C++ languages.
III. THE PROPOSED HARDWARE ARCHITECTURE OF PREWITT EDGE DETECTION The proposed architecture is divided into two parts, the data path unit (DU) and the control unit (CU). Fig. 2 displays the top-level view of the proposed hardware architecture for Prewitt edge detection. A 64 K bytes external memory device is used to store the image pixel values. First, MatIab software read the raw image pixels and stores it into a memory initialization file (mit). Fig. 3 shows the architecture design of the memory pointer unit (MPU), extemal memory and delay line.
99
Fig. 2. Functional Block Diagram (FBO) of edge detection.
The duty of memory pointer unit (MPU) is to generate the 16 bits address for reading the raw pixels from the memory. For 256 x 256 image size and 3 x 3 mask, for instance, the first traversed window would have pixels as the windows elements shows in matrix "(2)."
(2)
In the proposed architecture, each pixel is identified as a combination of the column and the row address which is calculated by (3)."
Pixeladdress = Columnaddress x 256 + Rowaddres (3)
The column address produced by three 8 bit counters called: counterl, counter2 and counter3 which consist of the 8 high bit address. The 8 low bit address or row address generates by counterO. The performance of MPU is determined by the generation of these three addresses for loading pixels. In each processing step, the address multiplexor is used to select the column counter address. Then the column and row addresses are combined to prod � ce the 16-bit address for the memory. The 8-bit raw image pixel from memory unit related is loaded to the delay line. When three rows in buffer units are completely filled, the read enable bit is triggered by CU which starts the processing of pixel values.
f.:··············································1 .: �! �o::.·Pci!:.:� t.'tit . IPT..) � Co.nl � � ::: i
fnmct:
.
. .................................................
Data out
Addre:ss
External �lemo�'
Fig. 4 displays the structure of buffer unit, moving window and arithmetic unit (AU). The row pixels from the memory unit are mapped into different registers in the buffer unit to organize as one column by a multiplexor. The constructed column move forward and shifts into the moving window. The moving window acts as a FIFO. All pixels from moving widow are loaded in the AU. In AU the horizontal and vertical component of the values are calculated. The AU consisting of two's complements units and adders to calculate the vertical and horizontal edges. The values are computed in parallel units to achieve the higher speed.
........1 1 ...................................................................................... , $1 s: _ .... _ $9
Output
Fig. 4. The internal structure of the moving window and AU.
Fig. 5 shows the CU which is a finite state mach . ine (FSM) used to determine the sequence of data processmg operations performed by the DU. CU issues are to generate control signals which produce sequences in a specific order. CU contains of four states during the first to third states it generates the control signals needed for reading new raw image pixels from memory and loading into corresponding registers. The final state controls signals activate AU to perform mathematical calculation. When moving window reaches at the end of any rows, before loading new values, CU should reset all registers in the moving window to avoid output error and set the control signals to load the new column of data.
cu
elk
Fig. 5. The input output block diagram (lOBO) of CU.
IV. RESULTS AND ANALYSIS Verilog and Matlab simulation are particularly useful because it reveals the comparisons between hardware and software. Fig. 6 shows the outputs of both Veri log and Matlab implementations. The comparison between Matlab and Veri log results revealed that there is no computational Fig. 3. Memory pointer unit with external memory and delay line. error.

ผลลัพธ์ (ไทย) 1:

ขอบตรวจพบจะแสดง โดยการรวมขอบแนวนอน และแนวตั้ง " (1)" เอกสารนี้นำเสนอสถาปัตยกรรมฮาร์ดแวร์ตรวจพบขอบ Prewitt รูปสัญญาณได้จำกัดสีเทา 8 บิตและกรอบขนาด 256 x 256 พิกเซล ย้ายหน้าต่างไม่จำกัดรูปแบบ 3 x 3 สถาปัตยกรรมมีเป้าหมายสำหรับ FPGA AItera ใช้ Quartus II และมีความสามารถในการปฏิบัติงานด้วยความถี่นาฬิกาของ 145 MHz ที่ 550 เฟรมต่อวินาที (fps) ตรวจสอบคือสังเคราะห์ ด้วยพารามิเตอร์ที่ได้จากการจำลองบน Matlab โดยใช้การรวมกันของ MatIab และ Veri บันทึก มันได้อย่างง่ายดายนำเข้า และส่งข้อมูลการใช้งานฮาร์ดแวร์ที่ออกแบบมาเพื่ออ่าน และแสดงภาพ ครั้งที่สองที่เกี่ยวข้องงาน Alzahrani และเฉิน [2] นำเสนอสถาปัตยกรรมของไปป์ไลน์ที่มีความสามารถในการผลิตขอบหนึ่งพบพิกเซลสำหรับทุกวงจรนาฬิกา มีนาฬิกาสูงสุดที่ความถี่ 10 MHz สถาปัตยกรรมเป็นการดำเนินงานสำหรับตรวจสอบเวลาจริงขอบแอพลิเคชัน เชิน et al. [3] นำเสนอซอฟต์แวร์ใช้งานเทคนิคการตรวจจับขอบ Perwitt โดยดำเนิน convolution โครงร่างมีความสามารถในการบีบอัดภาพและวิดีโอที่สามารถใช้ในการประมวลผลแอพลิเคชันเช่นเคลื่อนไหวประเมินและตรวจสอบผู้มาภาพที่หลากหลาย Pel-ยูง [4] นำเสนอสถาปัตยกรรม systolic เรย์กับปรับสเกลก่อน ก่อนออก(ก่อน FIFO) ออกแบบเพื่อทำผลของการตรวจจับขอบภาพที่ห้ามีขนาดแตกต่างกัน สามารถผลิต 73.6 MHz ความถี่ด้วยอัตรา 280 fps Abbasi et al [5] นำเสนอสถาปัตยกรรมเวลาจริงสำหรับการตรวจหาขอบ Perwitt โดยดำเนินการเทคนิค pipelining สถาปัตยกรรมที่ดำเนินการได้เร็วกว่ารุ่นซอฟต์แวร์ที่ออกแบบ โดยภาษา C หรือ c ++ III. การนำเสนอสถาปัตยกรรมของ PREWITT ขอบการตรวจสอบฮาร์ดแวร์สถาปัตยกรรมนำเสนอแบ่งออกเป็นสองส่วน หน่วยเส้นทางข้อมูล (DU) และหน่วยควบคุม (CU) Fig. 2 แสดงมุมมองระดับสูงสุดของสถาปัตยกรรมฮาร์ดแวร์เสนอตรวจขอบ Prewitt 64 K ไบต์หน่วยความจำภายนอกอุปกรณ์ถูกใช้เพื่อเก็บค่าพิกเซลของรูปภาพ ครั้งแรก MatIab ซอฟต์แวร์อ่านพิกเซลภาพ raw และเก็บลงในแฟ้มเตรียมใช้งานหน่วยความจำ (mit) Fig. 3 แสดงการออกแบบสถาปัตยกรรมของหน่วยชี้หน่วยความจำ (ตันตุ), extemal หน่วยความจำและเลื่อนสาย 99 Fig. 2 ทำบล็อกไดอะแกรม (FBO) ของการตรวจพบขอบ หน้าที่ของหน่วยความจำชี้ (ตันตุ) จะสร้างอยู่ 16 บิตสำหรับอ่านพิกดิบจากหน่วยความจำ ขนาด 256 x 256 ภาพและรูปแบบ 3 x 3 เช่น หน้าต่าง traversed แรกจะมีพิกเซลเป็นองค์ประกอบของ windows แสดงในเมตริกซ์ "(2) " (2) ในสถาปัตยกรรมที่นำเสนอ แต่ละพิกเซลมีระบุเป็นคอลัมน์และแถวอยู่ซึ่งจะคำนวณ โดย (3) " Pixeladdress = Columnaddress x 256 + Rowaddres (3) อยู่คอลัมน์ผลิตเคาน์เตอร์ 8 บิตสามที่เรียกว่า: counterl, counter2 และ counter3 ซึ่งประกอบด้วย 8 สูงมากอยู่ 8 บิตต่ำอยู่หรืออยู่แถวสร้าง โดย counterO ประสิทธิภาพของตันตุจะถูกกำหนด โดยรุ่นดังกล่าวสามสำหรับการโหลดพิกเซล ในแต่ละขั้นตอนการประมวลผล multiplexor ที่อยู่ถูกใช้เพื่อเลือกคอลัมน์นับอยู่ แล้ว จะมีรวมอยู่คอลัมน์และแถวจ้ำจี้จ้ำไช ce อยู่หน่วยความจำ 16 บิต โหลดพิกเซล 8 บิตภาพ raw จากหน่วยความจำที่เกี่ยวข้องกับบรรทัดเลื่อน เมื่อแถวที่สามในบัฟเฟอร์หน่วยกรอกข้อมูลครบถ้วน บิตเปิดอ่านจะถูกทริกเกอร์ โดย CU ซึ่งเริ่มต้นการประมวลผลค่าพิกเซล f.:··············································1 .: �! �o::.·Pci !: .: ต. ' tit IPT ...) Co.nl::: ฉัน fnmct: . . ................................................. ข้อมูลออก Addre:ss Lemo ภายนอก ' Fig. 4 แสดงโครงสร้างของบัฟเฟอร์หน่วย การย้ายหน้าต่างและหน่วยเลขคณิต (AU) พิกเซลแถวจากหน่วยความจำถูกแมปในลงทะเบียนแตกต่างกันในหน่วยบัฟเฟอร์จัดเป็นคอลัมน์หนึ่ง โดยตัว multiplexor คอลัมน์สร้างก้าวไปข้างหน้า และเลื่อนลงในหน้าต่างการย้าย หน้าต่างเคลื่อนที่ทำหน้าที่เป็น FIFO พิกเซลทั้งหมดจากการย้ายแม่ม่ายจะโหลดในอู ใน AU ส่วนแนวนอน และแนวตั้งของค่าที่คำนวณ ประกอบด้วยของสองอูเสริมหน่วยและ adders เพื่อคำนวณขอบแนวตั้ง และแนวนอน ค่าจะคำนวณในหน่วยคู่ขนานเพื่อให้ได้ความเร็วสูง ........1 1 ...................................................................................... , $1 s: _ .... _ $9 ผลผลิต Fig. 4 โครงสร้างภายในของการย้ายหน้าต่างและ AU Fig. 5 แสดง CU ซึ่งเป็นเครื่องสถานะจำกัด ine (มิธ FSM) ใช้ในการกำหนดลำดับของการดำเนินงาน processmg ข้อมูลที่ดำเนินการ โดย DU. CU ปัญหาจะสร้างสัญญาณควบคุมซึ่งลำดับในการผลิต CU ประกอบด้วย 4 รัฐในอเมริกาครั้งแรกที่สามสร้างสัญญาณควบคุมที่จำเป็นสำหรับการอ่านใหม่ภาพ raw พิกเซลจากหน่วยความจำ และโหลดเข้าไปลงทะเบียนที่สอดคล้องกัน สัญญาณควบคุมสถานะสุดท้ายเปิดใช้งาน AU การคำนวณทางคณิตศาสตร์ เมื่อมีการย้ายหน้าต่างถึงท้ายแถว ก่อนที่จะโหลดค่าใหม่ CU ควรตั้งค่าลงทะเบียนทั้งหมดในหน้าต่างการย้ายเพื่อหลีกเลี่ยงข้อผิดพลาดออก และตั้งค่าสัญญาณควบคุมโหลดคอลัมน์ใหม่ของข้อมูล cu เอิล์คฮิลล์ Fig. 5 อินพุตแสดงบล็อกไดอะแกรม (lOBO) ของ CU IV การผลลัพธ์และการวิเคราะห์ Verilog และจำลอง Matlab จะมีประโยชน์อย่างยิ่ง เพราะเผยให้เห็นถึงการเปรียบเทียบระหว่างฮาร์ดแวร์และซอฟต์แวร์ Fig. 6 แสดงเอาท์พุต Veri ล็อกและการใช้งาน Matlab การเปรียบเทียบระหว่างผลลัพธ์การล็อกของ Matlab และ Veri เปิดเผยว่า มี 3 ไม่ Fig. คำนวณ หน่วยชี้หน่วยความจำภายนอกหน่วยความจำและเลื่อนบรรทัด ข้อผิดพลาด

ผลลัพธ์ (ไทย) 3:

พบขอบแสดงโดยรวมขอบแนวนอนและแนวตั้ง " ( 1 ) " กระดาษนี้นำเสนอฮาร์ดแวร์สถาปัตยกรรมของพรูตขอบการตรวจสอบ ภาพใส่จำกัด 8 บิตระดับสีเทาและกรอบขนาด 256 x 256 พิกเซล ย้ายหน้าต่าง ( 3 x 3 หน้ากากสถาปัตยกรรมที่เป็นเป้าหมายสำหรับ FPGA aitera ใช้ quartus II และสามารถปฏิบัติการกับนาฬิกาความถี่ 145 MHz ที่ 550 เฟรมต่อวินาที ( FPS ) ตรวจสอบผ่านการสังเคราะห์เท่านั้นที่มีพารามิเตอร์ที่ได้จากการจำลองใน MATLAB . โดยใช้การรวมกันของทั้งสอง matiab และข้อมูลเข้าสู่ระบบมันสามารถนำเข้าและส่งออกข้อมูลไปออกแบบฮาร์ดแวร์ เพื่อใช้อ่านและแสดงภาพ
2 และงานที่เกี่ยวข้อง alzahrani เฉิน [ 2 ] เสนอทางสถาปัตยกรรม ซึ่งมีความสามารถในการผลิตหนึ่งขอบพบพิกเซลทุกนาฬิการอบความถี่สัญญาณนาฬิกาสูงสุด 10 MHz สถาปัตยกรรมงานเวลาขอบโปรแกรมตรวจจับจริง Shen et al .[ 3 ] เสนอซอฟต์แวร์ที่ใช้เทคนิคการตรวจจับขอบ perwitt โดยใช้การดำเนินการที่ซับซ้อนมาก . เป็นโครงการที่สามารถดำเนินการบีบอัด ภาพและวิดีโอที่สามารถใช้ในความหลากหลายของโปรแกรมประมวลผลภาพการเคลื่อนไหวตัวอย่างและตรวจสอบผู้มา เพล ยุง [ 4 ] เสนออาร์เรย์ตัวแรกด้วย ด้านสถาปัตยกรรมในออกก่อน ( FIFO ) การออกแบบเพื่อแสดงผลของการตรวจหาขอบบนห้าภาพที่มีขนาดแตกต่างกัน มีความสามารถในการผลิต 1.5 MHz ความถี่อัตราวิดีโอ 280 fps Abbasi et al [ 5 ] เสนอเวลาจริงสถาปัตยกรรมสำหรับการตรวจหาขอบ perwitt โดยดำเนินการ pipelining ) สถาปัตยกรรมประมวลผลได้เร็วกว่ารุ่นซอฟต์แวร์ที่ออกแบบโดย C หรือ C ภาษา
IIIเสนอฮาร์ดแวร์สถาปัตยกรรมของพรูตการตรวจจับขอบเสนอสถาปัตยกรรมแบ่งออกเป็นสองส่วน , หน่วยเส้นทางข้อมูล ( ดู่ ) และหน่วยควบคุม ( CU ) รูปที่ 2 แสดงมุมมองระดับบนสุดของเสนอฮาร์ดแวร์สถาปัตยกรรมสำหรับพรูตขอบการตรวจสอบ 64 เคไบต์หน่วยความจำอุปกรณ์ภายนอกที่ใช้ในการจัดเก็บรูปภาพ พิกเซล ค่า ครั้งแรกmatiab ซอฟต์แวร์การอ่านภาพดิบพิกเซล และร้านค้าในหน่วยความจำไฟล์เริ่มต้น ( s ) รูปที่ 3 แสดงให้เห็นถึงการออกแบบสถาปัตยกรรมของหน่วยความจำตัวชี้หน่วย ( mpu ) , หน่วยความจำ extemal และสายล่าช้า 99

รูปที่ 2 แผนภาพบล็อกการทำงาน ( fbo ) ของการตรวจจับขอบ
หน้าที่ของหน่วยตัวชี้หน่วยความจำ ( mpu ) คือการสร้าง 16 บิตที่อยู่อ่านพิกเซลดิบจากหน่วยความจำ256 x 256 ภาพขนาด 3 x 3 รูปแบบ สำหรับอินสแตนซ์ ก่อนเดินทางไปหน้าต่างจะมีพิกเซลเป็นองค์ประกอบในหน้าต่างแสดงเมทริกซ์ " ( 2 ) "

( 2 ) ในการนำเสนอสถาปัตยกรรม แต่ละพิกเซลจะถูกระบุเป็นชุดของคอลัมน์และแถวที่คำนวณโดย ( ที่อยู่ 3 ) "
pixeladdress = columnaddress x 256 ( 3 )
rowaddresคอลัมน์ที่อยู่ผลิตโดยสาม 8 บิตเรียกว่า : counterl เคาน์เตอร์ , และ counter2 counter3 ซึ่งประกอบด้วย 8 บิตสูงที่อยู่ บิตหรือ 8 ต่ำที่อยู่แถวที่อยู่สร้างโดย countero . ประสิทธิภาพของ mpu ถูกกำหนดโดยรุ่นของทั้งสามที่อยู่ในการโหลดพิกเซล ในแต่ละขั้นตอนการประมวลผล ที่อยู่เพล็กเซอรถูกใช้เพื่อเลือกคอลัมน์เคาน์เตอร์ที่อยู่แล้วคอลัมน์และแถวที่อยู่รวมกันเพื่อแยง� CE ที่อยู่ 16 บิตสำหรับหน่วยความจำ 8 บิตพิกเซลภาพดิบจากหน่วยความจำหน่วยที่เกี่ยวข้องจะโหลดช้าสาย เมื่อสามแถวในหน่วยบัฟเฟอร์ถูกเติมเต็มอย่างสมบูรณ์ , อ่านให้บิตจะถูกทริกเกอร์ โดยจุฬาฯ ซึ่งเริ่มต้นการประมวลผลของพิกเซล ค่า
F : ·············································· 1 : � ! � O : : PCI ด้วย ! : : � T' ติ๊ด . นี้ . . . . . . . ) � co.nl �� : : :
fnmct :



.................................................
ข้อมูลออก

�ภายนอกบ้านพักต่างอากาศ อ. : SS lemo � '
รูปที่ 4 แสดงโครงสร้างของหน่วยบัฟเฟอร์ ย้ายหน่วยหน้าต่างและคณิตศาสตร์ ( AU ) แถวพิกเซลจากหน่วยความจำแมปในทะเบียนต่าง ๆ ในหน่วยบัฟเฟอร์ จัดเป็นคอลัมน์หนึ่งโดยเพล็กเซอร .สร้างคอลัมน์ก้าวไปข้างหน้าและกะในการย้ายหน้าต่าง การย้ายหน้าต่างทำหน้าที่เป็น FIFO . พิกเซลทั้งหมดจากการย้ายแม่หม้ายจะโหลดใน AU Au แนวนอนและแนวตั้ง องค์ประกอบของค่าต่างๆ AU ประกอบด้วยสองหน่วยคํานวณและเสริมเพิ่มเติมขอบแนวตั้งและแนวนอนค่าที่คำนวณในหน่วยคู่ขนานที่จะบรรลุความเร็วสูง . 1 ......................................................................................
. . . . . $ 1 _ S : . . . . . . . _ $ 9

ออกรูปที่ 4 โครงสร้างภายในของการย้ายหน้าต่างและ AU
รูปที่ 5 แสดงทองแดงซึ่งเป็นเครื่องรัฐจำกัดวศอ ( ใน ) ที่ใช้ในการกำหนดลำดับของการดำเนินงาน processmg ข้อมูลดำเนินการโดยดู ปัญหาเท่ากับการสร้างสัญญาณควบคุมที่ผลิตลำดับอยู่ในลำดับที่เฉพาะเจาะจง จุฬาฯ ประกอบด้วยสี่รัฐในช่วงแรกที่สามรัฐมันสร้างสัญญาณควบคุมที่จำเป็นสำหรับการอ่านจุดภาพใหม่ดิบจากหน่วยความจำและโหลดเข้าไปลงทะเบียนที่สอดคล้องกันสุดท้ายสภาพการควบคุมสัญญาณเปิดหรือแสดงการคำนวณทางคณิตศาสตร์ เมื่อหน้าต่างย้ายถึงอยู่ปลายๆแถว ก่อนการโหลดค่าใหม่ ทองแดง ควรปรับค่าลงทะเบียนในการย้ายหน้าต่างเพื่อหลีกเลี่ยงข้อผิดพลาดและการตั้งค่าเอาท์พุทสัญญาณควบคุมโหลดคอลัมน์ใหม่ของข้อมูล


รูปที่จุฬา กวาง 5 บล็อกไดอะแกรมอินพุตเอาต์พุต ( โลโบ ) ของจุฬาฯ
IVผลลัพธ์และการวิเคราะห์ Verilog และจำลอง MATLAB เป็นประโยชน์อย่างยิ่ง เพราะมันแสดงให้เห็นการเปรียบเทียบระหว่างฮาร์ดแวร์และซอฟต์แวร์ รูปที่ 6 แสดงผลและบันทึกข้อมูลทั้งโปรแกรมที่ใช้งาน การเปรียบเทียบโปรแกรม Matlab และข้อมูลผลลัพธ์บันทึก พบว่า ไม่มีคอมพิวเตอร์ รูปที่ 3 หน่วยความจำตัวชี้หน่วยที่มีความจำภายนอกและสายล่าช้า ข้อผิดพลาด