Cache is designed in multiple level

Cache is designed in multiple levels. Level 1 cache is "closest" to the CPU and suppost the fastest access. Level 2 cache is typically larger and ab bit slower while Level 3 cache, it used, is used, is larger and possibly a bit slower still. Level 1 cache is a small block (typically around 64 KB); level 2 cache is larger (between 512 KB and 2 MB).

Cache design becomes even more important with multi-core CPUs as multiple components are contending for use of a single resource (system memory). At each level, cache can either be discrete (available to one core only) or shared (available to all cores) depending on the processor model.

Addressing
The system bus between the CPU and memory consists of a data bus and an address bus. The width of the data bus (64-bit on all current CPUs) determines how much data can be transferred per clock cycle; the width of the address bus determines how many memory locations the PC can access.

The address bus for most 32-bit CPUs is either 32- ro 36-bits wide. A 32-bit address bus can access a 4 GB address space; 36-bit expands that to 64 GB. In theory, a 64-bit CPU could implement a 64-bit address space (64 Exabytes). In practice. the current generation of x64 CPUs are "restricted" to 40-bit address spaces (1 TB) to reduce the complexity in remaining compatible with 32-bit software.

Other CPU Features
Despite the architectural features discussed above, the speed at which the CPU runs is generally seen as a key indicator of performance. This certainly true when comparing CPUs with the same architecture but is not necessarily the case otherwise. Intel Core 2 CPUs run slower than Pentium 4s, but deliver better performance.

Clock Speed and Overclocking
The core clock speed is the speed at which the CPU runs internal processes and accesses L1 and L2 cache. The Front Side Bus speed is the interface between the CPU and system memory.

Overclocking increases the clock speed, improving performance. When a manufacturer releases a new chip, it sets an optimum clock speed based on systems testing. This clock speed will be set at a level where damage to the chip is not likely to occur during normal operation.

ผลลัพธ์ (ไทย) 1:

แคชถูกออกแบบมาในหลายระดับ แคชระดับ 1 คือ "ใกล้เคียง" กับ CPU และ suppost เข้าที่เร็วที่สุด แคชระดับ 2 มีขนาดใหญ่โดยทั่วไป และ ab บิตช้าลงในขณะที่แคชั้น 3 จะใช้ ใช้ เป็นใหญ่ และอาจจะเป็นบิตช้าลงยัง ระดับ 1 แคเป็นบล็อกขนาดเล็ก (โดยทั่วไปประมาณ 64 KB); แคชระดับ 2 ขึ้นไป (ระหว่าง 512 KB และ 2 MB)ออกแบบแคจะยิ่งสำคัญกับ Cpu หลาย core เป็นหลายส่วนกำลังช่วงชิงการใช้ทรัพยากร (หน่วยความจำของระบบ) ในแต่ละระดับ แคสามารถเป็นเดี่ยว ๆ (ใช้หลักเดียวเท่านั้น) หรือใช้ร่วมกัน (ใช้แกนทั้งหมด) ขึ้นอยู่กับรูปแบบการประมวลผลได้แก้ปัญหาระบบรถโดยสารประจำทางระหว่าง CPU และหน่วยความจำประกอบด้วยบัสข้อมูลและบัสอยู่ ความกว้างของบัสข้อมูล (64-บิตบน Cpu ทั้งหมดปัจจุบัน) กำหนดจำนวนข้อมูลที่สามารถโอนย้ายต่อวงจรนาฬิกา ความกว้างของบัสที่อยู่กำหนดตำแหน่งหน่วยความจำจำนวนพีซีสามารถเข้าถึงรถอยู่ Cpu 32 บิตส่วนใหญ่เป็นแบบ 32 ro 36-บิตกว้าง รถบัส 32 บิตอยู่สามารถเข้าถึงช่องว่างที่อยู่ 4 GB 36 บิตขยายที่ 64 gb ในทางทฤษฎี CPU 64 บิตไม่สามารถใช้ช่องว่างที่อยู่ 64 บิต (64 Exabytes) ในทางปฏิบัติ รุ่นปัจจุบันของ Cpu ถูก "จำกัด" ช่องว่างที่อยู่ 40 บิต (TB 1) เพื่อลดความซับซ้อนในส่วนที่เหลือเข้ากับซอฟต์แวร์ 32 บิต 64 xคุณลักษณะอื่น ๆ ของ CPUโดยทั่วไปมองว่าความเร็วที่ CPU ทำงานแม้ มีลักษณะสถาปัตยกรรมที่กล่าวถึงข้างต้น เป็นตัวบ่งชี้ประสิทธิภาพหลัก นี้อย่างแน่นอนจริงเมื่อเปรียบเทียบ Cpu เดียวกันกับสถาปัตยกรรมแต่ไม่จำเป็นต้องกรณีอื่น Cpu Intel Core 2 รันช้ากว่าเพนเทียม 4s แต่ให้ประสิทธิภาพที่ดีขึ้นความเร็วสัญญาณนาฬิกาและการโอเวอร์คล็อกความเร็วสัญญาณนาฬิกาหลักคือ ความเร็วที่ CPU เรียกใช้กระบวนการภายใน และการเข้าถึงแคช L1 และ L2 ความเร็วบัสด้านหน้าเป็นส่วนติดต่อระหว่างหน่วยความจำของ CPU และระบบโอเวอร์คล็อกเพิ่มความเร็วสัญญาณนาฬิกา ปรับปรุงประสิทธิภาพ เมื่อผู้ปล่อยชิใหม่ กำหนดความเร็วสัญญาณนาฬิกาสูงสุดที่ยึดระบบทดสอบ ความเร็วสัญญาณนาฬิกานี้จะถูกตั้งค่าในระดับที่ความเสียหายชิไม่น่าจะเกิดขึ้นในระหว่างการดำเนินงานปกติ

ผลลัพธ์ (ไทย) 2:

แคชถูกออกแบบมาในหลายระดับ แคชระดับ 1 คือ "ใกล้เคียง" เพื่อ CPU และ suppost การเข้าถึงที่เร็วที่สุด แคชระดับที่ 2 โดยทั่วไปจะมีขนาดใหญ่และ AB บิตช้าลงในขณะที่ระดับที่ 3 แคชที่เคยถูกนำมาใช้เป็นขนาดใหญ่และอาจจะยังคงบิตช้าลง ระดับ 1 แคชเป็นบล็อกขนาดเล็ก (ปกติประมาณ 64 กิโลไบต์); ระดับ 2 แคชมีขนาดใหญ่ (ระหว่าง 512 KB และ 2 MB.) การออกแบบแคชแม้จะกลายเป็นสิ่งที่สำคัญมากขึ้นกับซีพียูแบบมัลติคอร์เป็นส่วนประกอบหลายยืนยันการใช้ทรัพยากรที่เดียว (หน่วยความจำระบบ) ในแต่ละระดับแคชสามารถเป็นได้ทั้งที่ไม่ต่อเนื่อง (ที่มีอยู่ให้เป็นหนึ่งในหลักเท่านั้น) หรือใช้ร่วมกัน (สามารถใช้ได้กับแกนทั้งหมด) ทั้งนี้ขึ้นอยู่กับรูปแบบการประมวลผล. Addressing รถบัสระบบระหว่าง CPU และหน่วยความจำประกอบด้วยรถบัสและรถบัสข้อมูลที่อยู่ ความกว้างของบัสข้อมูลที่ (64 บิตในทุกซีพียูในปัจจุบัน) กำหนดข้อมูลเท่าใดสามารถโอนต่อวงจรนาฬิกา ความกว้างของรถบัสที่อยู่กำหนดวิธีการหลาย ๆ สถานที่หน่วยความจำของเครื่องคอมพิวเตอร์สามารถเข้าถึง. รถบัสที่อยู่สำหรับซีพียู 32 บิตที่สุดคือทั้ง 32 โร 36 บิตกว้าง รถบัสที่อยู่ 32 บิตสามารถเข้าถึงพื้นที่ที่อยู่ GB 4; 36 บิตที่ขยายตัว 64 GB ในทางทฤษฎีซีพียู 64 บิตสามารถใช้พื้นที่ที่อยู่ 64 บิต (64 exabytes) ในทางปฏิบัติ รุ่นปัจจุบันของซีพียู x64 เป็น "จำกัด " เพื่อ 40 บิตช่องว่างที่อยู่ (1 TB) เพื่อลดความซับซ้อนในการที่เหลืออยู่ทำงานร่วมกับซอฟต์แวร์ 32 บิต. คุณสมบัติของ CPU อื่น ๆแม้จะมีลักษณะสถาปัตยกรรมที่กล่าวถึงข้างต้นความเร็วที่ CPU ทำงาน จะเห็นโดยทั่วไปเป็นตัวชี้วัดที่สำคัญของผลการดำเนินงาน เมื่อสิ่งนี้เป็นความจริงอย่างแน่นอนเมื่อเทียบกับซีพียูสถาปัตยกรรมเดียวกัน แต่ไม่จำเป็นต้องเป็นกรณีที่เป็นอย่างอื่น Intel Core 2 ซีพียูทำงานช้ากว่า Pentium 4s แต่มอบประสิทธิภาพการทำงานที่ดีขึ้น. ความเร็วสัญญาณนาฬิกาและโอเวอร์คล็อกความเร็วสัญญาณนาฬิกาหลักคือความเร็วที่ CPU ทำงานกระบวนการภายในและเข้าถึง L1 และ L2 แคช ความเร็วรถข้างหน้าคือการติดต่อระหว่าง CPU และหน่วยความจำระบบ. โอเวอร์คล็อกเพิ่มความเร็วนาฬิกา, ปรับปรุงประสิทธิภาพการทำงาน เมื่อผู้ผลิตชิปรุ่นใหม่จะกำหนดความเร็วนาฬิกาที่ดีที่สุดจากการทดสอบระบบ ความเร็วสัญญาณนาฬิกานี้จะถูกตั้งค่าในระดับที่สร้างความเสียหายให้ชิปที่ไม่น่าจะเกิดขึ้นในระหว่างการดำเนินงานปกติ

ผลลัพธ์ (ไทย) 3:

แคชเป็นแบบหลายระดับ แคชระดับ 1 คือ " ใกล้ " กับ CPU และ suppost การเข้าถึงที่เร็วที่สุด แคชระดับ 2 โดยทั่วไปขนาดใหญ่และ AB ให้ช้าลงในขณะที่ระดับ 3 แคช มัน ใช้ ใช้ มีขนาดใหญ่ขึ้น ช้าลง และอาจจะค่อนข้างนิ่ง แคชระดับ 1 เป็นบล็อกขนาดเล็ก ( โดยปกติประมาณ 64 KB ) ; ระดับ 2 แคชขนาดใหญ่ ( ระหว่าง 512 KB และ 2 MB ) .

การออกแบบแคชกลายเป็นมากขึ้นที่สำคัญกับมัลติคอร์ซีพียูเป็นส่วนประกอบหลาย contending สำหรับใช้เป็นทรัพยากรเดียว ( หน่วยความจำระบบ ) ในแต่ละระดับแคชสามารถต่อเนื่อง ( มีหนึ่งหลักเท่านั้น ) หรือใช้ ( ใช้ได้กับทุกแกน ) ขึ้นอยู่กับหน่วยประมวลผลแบบ

=
ระบบรถโดยสารระหว่างซีพียูและหน่วยความจำประกอบด้วยข้อมูลรถบัสและรถบัสที่อยู่ .ความกว้างของบัสข้อมูล ( 64 บิตบนซีพียูทั้งหมดในปัจจุบัน ) จะกำหนดเท่าใดสามารถถ่ายโอนข้อมูลต่อรอบสัญญาณนาฬิกา ; ความกว้างของบัสหน่วยความจำที่อยู่กําหนดจํานวนสถานที่เครื่องคอมพิวเตอร์สามารถเข้าถึง

ที่อยู่บัสซีพียู 32 บิตมากที่สุดคือ 32 - โร 36 บิตกว้าง รถบัสที่อยู่ 32 บิตสามารถเข้าถึง 4 GB ที่อยู่พื้นที่ ; 36 บิตขยายที่ 64 GB ในทฤษฎีCPU 64 bit สามารถใช้ 64 บิตที่อยู่อวกาศ ( 64 เอ็กซาไบท์ ) ในการปฏิบัติงาน รุ่นปัจจุบันของซีพียู 64 " จำกัด " 40 บิตที่อยู่เป็น ( 1 TB ) เพื่อลดความซับซ้อนในส่วนที่เหลือ เข้ากันได้กับซอฟต์แวร์อื่น ๆ 32 - bit


แม้จะมี CPU สถาปัตยกรรมลักษณะที่กล่าวถึงข้างต้น ความเร็วที่ CPU วิ่งจะเห็นโดยทั่วไปเป็นตัวบ่งชี้ของการปฏิบัติงานนี้เป็นจริงอย่างแน่นอนเมื่อเปรียบเทียบกับซีพียูที่มีสถาปัตยกรรมเดียวกัน แต่ไม่จําเป็นต้องเป็นกรณีอื่น ซีพียู Intel Core 2 วิ่งช้ากว่า Pentium 4S แต่ประสิทธิภาพดีกว่า


นาฬิกาความเร็วและโอเวอร์คล็อกความเร็วนาฬิกาเป็นหลัก ความเร็วที่ CPU วิ่งภายในกระบวนการและความเร็ว L1 และ L2 แคชความเร็วบัสด้านหน้าเป็นอินเตอร์เฟซระหว่างซีพียูและหน่วยความจำระบบ .

โอเวอร์คล็อกเพิ่มความเร็วนาฬิกา ปรับปรุงประสิทธิภาพ เมื่อผู้ผลิตออกชิปใหม่ ชุดนาฬิกาที่ความเร็วขึ้นอยู่กับการทดสอบระบบ ความเร็วนาฬิกานี้จะถูกตั้งค่าในระดับที่สร้างความเสียหายให้กับชิปไม่ได้เป็นแนวโน้มที่จะเกิดขึ้นในระหว่างการดำเนินงานปกติ