blocks implement the desired custom

blocks implement the desired customer logics, with
inputs/outputs connected by switch blocks and I/O
pads. Each switch block is a basic routing unit containing
a fixed number of pins that interconnect logic
blocks and other switch blocks. The I/O pads are responsible
for the circuit input/output. Each cluster in
the i-th level consists of 4 sub-clusters with the level
code i−1. The cluster with level code 0 represents an
original logic block.
This paper introduces a Markov clustering algorithm
into the HFPGA design domain focusing on wirelength
optimization during the FPGA placement phase.

ผลลัพธ์ (ไทย) 1:

บล็อกใช้ logics ลูกค้าที่ต้องการ มีเชื่อมต่อ โดยสลับบล็อกและ I/O อินพุท/เอาท์พุทแผ่น แต่ละบล็อกสลับเป็นหน่วยผลิตพื้นฐานที่ประกอบด้วยจำนวนพินที่ตรรกะการเชื่อมต่อบล็อกและบล็อกอื่น ๆ สวิตช์ แผ่น I/O จะรับผิดชอบสำหรับวงจรเอาท์พุต คลัสเตอร์ในแต่ละระดับ i th ประกอบด้วย 4 กลุ่มย่อยตามระดับรหัส i−1 รหัสคลัสเตอร์กับระดับ 0 แสดงถึงการบล็อกตรรกะเดิมเอกสารนี้แนะนำอัลกอริธึม clustering แบบ Markovในโดเมนออกแบบ HFPGA ที่เน้น wirelengthเพิ่มประสิทธิภาพระหว่างขั้นตอนการจัดวางของ FPGA

ผลลัพธ์ (ไทย) 2:

บล็อกใช้ logics ลูกค้าที่ต้องการมี
Input / Output บล็อกการเชื่อมต่อโดยสวิทช์และ I / O
แผ่น สวิทช์แต่ละบล็อกที่เป็นหน่วยขั้นพื้นฐานเส้นทางที่มี
จำนวนคงที่ของหมุดตรรกะที่เชื่อมต่อระหว่าง
บล็อกและบล็อกสวิทช์อื่น ๆ I / O แผ่นมีความรับผิดชอบ
สำหรับการป้อนข้อมูลวงจร / ส่งออก คลัสเตอร์ในแต่ละ
ระดับ I-TH ประกอบด้วย 4 กลุ่มย่อยที่มีระดับ
รหัส I-1 กลุ่มที่มีรหัสระดับ 0 หมายถึง
บล็อกตรรกะเดิม
กระดาษนี้จะแนะนำขั้นตอนวิธีการจัดกลุ่มมาร์คอฟ
ในโดเมนออกแบบ HFPGA เน้น wirelength
การเพิ่มประสิทธิภาพในระหว่างขั้นตอนการจัดวางงาน FPGA