‘10’ selects the right slab of the

‘10’ selects the right slab of the first MAT (Figure 9b). In this
way, two columns (or 2×4=8 bits) in each activated even (or
odd) row are selected and transferred to their corresponding
HFFs. Note that these “mirrored” CSL design will apply to
each pair of MAT across the entire sub-array. Because the
mirrored wire connection can be done outside the cell array,
there is no circuit or routing overhead incurred.
The only overhead in Half-DRAM-1Row is the extra row
decoder at the tail of each sub-array. According to Table 1, the
total footprint of the row decoder is 6.84 mm2 (local wordline
driver + row predecoder), which is 18.4% of the DRAM die
area (37.129 mm2). Since the ratio of the extra row decoder
is 1/32, the area overhead is roughly 0.58% (18.4%×1/32).
In addition, as the original row decoders already consume
much lower power than the bitline and SA, the power overhead
caused by the additional row decoders is negligible. We denote
this design option as Power-OPT (power optimization) since
it maximizes the power saving with modest area overhead.
Furthermore, even this marginal area overhead can be saved
by removing the extra tail row decoders. Instead, the half-row
at the tail can be driven by the last Odd row decoder and this
decoder is always activated once the row is selected, similar
to what the baseline does. We denote this design option as
Area-OPT (area optimization). Of course, Area-OPT is at
the cost of lowering the energy savings from roughly 1/2 to
29/64 as the last three half MATs are always activated. The
elimination of area overhead, however, encourages us to apply
Area-OPT in our work. In summary, Half-DRAM-1Row does
not incur any area overhead.
On the other hand, Half-DRAM-2Row requires extra row
and column logic shown in Figure 7a. Similar to subarray
level parallelism [10], two row address latches are deployed
and each is sized around 40b. Note that Half-DRAM-
2Row naturally avoids the global bitline contention due
to the exclusive column selection. Therefore it removes
the designated-bit latches used in multiple activated subarrays
[10]. This is a unique advantage of Half-DRAM-2Row.
In the column decoder, the most-significant bit of column
address is used to gate half of CSLs and its reverse signal
gates the other half. As one bank has 1,024 CSLs, 8,192 gates
are needed for a whole chip. Similarly, 8,192 gates are also
needed for wordline gating. Since the gate is implemented by
a single transistor, its area overhead is completely negligible
(note that one chip has >1G bits and each bit has a transistor).
In addition, we use Design Compiler [30] to synthesize the
row latches with TSMC 45nm-1.05V process. The results
show that these latches only occupy 786μm2 and consume
427μW in a chip. Compared to the activation power that can
be as much as 24mW (=16mA×1.5V), the power overhead
of the latches is trivial. The wire routing overhead is also
negligible since the area of the second 40b address bus is only
about 0.081μm2 at 45nm node. In summary, the total area
and power overhead caused by Half-DRAM is conservatively
estimated as less than 0.003%, which is negligible.

ผลลัพธ์ (ไทย) 1:

'10' เลือกพื้นด้านขวาของแผ่นแรก (รูปที่ 9b) ในที่นี้วิธี สองคอลัมน์ (หรือ 2 × 4 = 8 บิต) ในการเรียกใช้แม้ (หรือเลือก และโอนย้ายไปของพวกเขาตรงแถวคี่)HFFs หมายเหตุว่า นี้ "สะท้อน" ออกแบบ CSL จะใช้กับแต่ละคู่ของพรมในอาร์เรย์ย่อยทั้งหมด เนื่องจากการสามารถทำมิเรอร์สายเชื่อมต่อภายนอกเรย์เซลล์มีวงจรไม่ หรือสายงานการผลิตค่าใช้จ่ายที่เกิดขึ้นเฉพาะค่าโสหุ้ยในครึ่ง-DRAM-1Row อยู่แถวพิเศษตัวถอดรหัสที่หางของอาร์เรย์ย่อยแต่ละ ตามตารางที่ 1,รอยเท้าทั้งหมดของตัวถอดรหัสแถวจะมม 2 ได้ภาย 6.84 (ท้องถิ่น wordlineโปรแกรมควบคุม + แถว predecoder), ซึ่งเป็น 18.4% ของตาย DRAMพื้นที่ (37.129 มม 2 ได้ภาย) เนื่องจากอัตราส่วนของตัวถอดรหัสแถวเพิ่มเติมคือ 1/32 ค่าใช้จ่ายในพื้นที่นับเป็น 0.58% (18.4% × 1/32)นอกจากนี้ เป็นตัวถอดรหัสแถวเดิมแล้วใช้พลังงานมากต่ำกว่า bitline และ SA ค่าใช้จ่ายในอำนาจเกิดเป็นระยะ โดยเพิ่มแถว ถอดรหัส เราแสดงตัวเลือกนี้ออกแบบเป็นพลังงานเลือก (ปรับไฟฟ้า) ตั้งแต่มันวางอำนาจบันทึก ด้วยค่าใช้จ่ายในพื้นที่เจียมเนื้อเจียมตัวนอกจากนี้ แม้แต่ค่าใช้จ่ายในนี้ตั้งกำไรสามารถบันทึกได้โดยเอาตัวถอดรหัสแถวหางพิเศษ แทน แถวครึ่งที่หางสามารถถูกผลักดันโดยตัวถอดรหัสแถวคี่ล่าสุดนี้ตัวถอดรหัสจะเรียกใช้เมื่อแถวที่เลือก คล้ายเพื่ออะไรพื้นฐานไม่ เราแสดงตัวเลือกการออกแบบนี้เป็นที่ตั้งเลือก (ปรับตั้ง) แน่นอน เลือกตั้งอยู่ที่ต้นทุนลดลงประมาณ 1/2 เพื่อประหยัดพลังงานที่29/64 เป็นสามล่าสุดเสื่อครึ่งมักจะเรียกใช้งาน ที่ตั้งจ่าย กำจัดไร สอนเราใช้ที่ตั้งเลือกในการทำงานของเรา ไม่สรุป ครึ่ง-DRAM-1Rowไม่ใช้ค่าใช้จ่ายในพื้นที่ใด ๆบนมืออื่น ๆ ครึ่ง-DRAM-2Row ต้องการเพิ่มแถวและตรรกะคอลัมน์ที่แสดงในรูปที่ 7a คล้ายกับ subarray[10] parallelism ระดับ สองแถวที่อยู่มีการติดตั้งกลอนประตูและแต่ละถูกปรับขนาดรอบ ๆ 40b หมายเหตุที่ครึ่ง-DRAM -2Row ธรรมชาติหลีกเลี่ยงการโต้เถียง bitline สากลที่ครบกำหนดการเลือกคอลัมน์ร่วมกัน ดังนั้น การเอาออกกลอนประตูกำหนดบิตที่ใช้ในการเปิดใช้งาน subarrays หลาย[10] เป็นประโยชน์เฉพาะของครึ่ง-DRAM-2Rowในตัวถอดรหัสคอลัมน์ บิตสำคัญที่สุดของคอลัมน์ที่อยู่ใช้ประตูครึ่งหนึ่งของ CSLs และของสัญญาณย้อนกลับเกทส์คอนอีกครึ่งหนึ่ง เป็นธนาคารหนึ่งมี 1024 CSLs ประตู 8192มีความจำเป็นสำหรับชิพทั้งหมด ในทำนองเดียวกัน 8192 ประตูอยู่จำเป็นสำหรับ wordline gating เนื่องจากประตูจะดำเนินการโดยทรานซิสเตอร์ตัวเดียว ค่าใช้จ่ายในการตั้งเป็นระยะอย่างสมบูรณ์(หมายเหตุมีชิปที่หนึ่ง > ละบิตและบิต 1G มีทรานซิสเตอร์)นอกจากนี้ เราใช้ออกแบบคอมไพเลอร์ [30] การสังเคราะห์การแถวกลอนประตู ด้วย TSMC 45nm-1.05V ประมวลผล ผลลัพธ์ดูที่กลอนประตูเหล่านี้เท่านั้น 786μm2 การครอบครอง และใช้427μW ในการชิพ เมื่อเทียบกับพลังงานเปิดใช้งานที่สามารถจะรวมถึง 24mW (= 16mA × 1 .5V), ค่าโสหุ้ยอำนาจของกลอนประตูเป็นเรื่องขี้ปะติ๋ว สายสายงานการผลิตค่าใช้จ่ายก็ระยะตั้งแต่บริเวณที่สอง 40b อยู่รถจะเกี่ยวกับ 0.081μm2 ที่ 45nm โหน ในสรุป พื้นที่และค่าใช้จ่ายในอำนาจที่เกิดจาก DRAM ครึ่ง conservativelyประมาณน้อยกว่า 0.003% ซึ่งเป็นระยะ

ผลลัพธ์ (ไทย) 2:

'10' เลือกพื้นด้านขวาของ MAT แรก (รูปที่ 9b) ในการนี้
วิธีที่สองคอลัมน์ (หรือ 2 × 4 = 8 บิต) ในแต่ละงานได้ (หรือ
คี่) แถวที่จะถูกเลือกและย้ายไปตามที่
HFFS โปรดทราบว่าเหล่านี้ "สะท้อน" การออกแบบ CSL จะนำไปใช้กับ
แต่ละคู่ MAT ทั่วทั้งย่อยอาร์เรย์ เพราะ
การเชื่อมต่อสายไฟกระจกสามารถทำได้นอกอาร์เรย์เซลล์
ไม่มีวงจรหรือค่าใช้จ่ายที่เกิดขึ้นในการกำหนดเส้นทาง
ค่าใช้จ่ายเฉพาะในครึ่ง DRAM-1ROW เป็นแถวพิเศษ
ถอดรหัสที่หางของย่อยแต่ละอาร์เรย์ ตามตารางที่ 1
รอยเท้ารวมถอดรหัสแถวคือ 6.84 mm2 (Wordline ท้องถิ่น
คนขับรถ + predecoder แถว) ซึ่งเป็น 18.4% ของ DRAM ตาย
ในพื้นที่ (37.129 mm2) เนื่องจากอัตราส่วนของถอดรหัสแถวพิเศษ
เป็น 1/32 ค่าใช้จ่ายพื้นที่เป็นประมาณ 0.58% (18.4% × 1/32)
นอกจากนี้ยังเป็นตัวถอดรหัสแถวเดิมแล้วกิน
พลังงานต่ำกว่า Bitline และ SA, อำนาจ ค่าใช้จ่าย
ที่เกิดจากการถอดรหัสแถวเพิ่มเติมเป็นเล็กน้อย เราหมายถึง
ตัวเลือกการออกแบบนี้เป็น Power-OPT (การเพิ่มประสิทธิภาพการใช้พลังงาน) ตั้งแต่
มันช่วยเพิ่มการประหยัดพลังงานที่มีพื้นที่เจียมเนื้อเจียมตัวค่าใช้จ่าย
นอกจากนี้แม้ค่าใช้จ่ายส่วนเพิ่มพื้นที่นี้จะถูกบันทึกไว้
โดยการเอาตัวถอดรหัสแถวหางพิเศษ แต่ครึ่งแถว
ที่หางสามารถขับเคลื่อนครั้งสุดท้ายโดยถอดรหัสแถว Odd และ
ถอดรหัสถูกเปิดใช้งานอยู่เสมอเมื่อแถวจะถูกเลือกคล้าย
กับสิ่งที่พื้นฐานไม่ เราหมายถึงตัวเลือกการออกแบบนี้เป็น
พื้นที่-OPT (การเพิ่มประสิทธิภาพพื้นที่) แน่นอนพื้นที่-OPT อยู่ที่
ค่าใช้จ่ายของการลดการประหยัดพลังงานจากประมาณ 1/2 ถึง
29/64 เป็นช่วงสามเสื่อครึ่งจะเปิดใช้งานเสมอ
การกำจัดของค่าใช้จ่ายในพื้นที่ แต่กระตุ้นให้เราใช้
พื้นที่-OPT ในการทำงานของเรา โดยสรุปครึ่ง DRAM-1ROW ไม่
ต้องเสียค่าใช้จ่ายไม่ได้พื้นที่ใด ๆ
ในทางตรงกันข้าม, Half-DRAM-2ROW ต้องมีแถวพิเศษ
และตรรกะคอลัมน์แสดงในรูปที่ 7a คล้ายกับ subarray
ขนานระดับ [10] สองสลักอยู่แถวจะนำไปใช้
และแต่ละคนมีขนาดรอบ 40b โปรดทราบว่าครึ่ง DRAM-
2ROW ธรรมชาติหลีกเลี่ยงการต่อสู้ Bitline ทั่วโลกอันเนื่องมาจาก
การเลือกคอลัมน์พิเศษ ดังนั้นมันจะเอา
สลักกำหนดบิตที่ใช้ในการเปิดใช้งานหลาย subarrays
[10] นี้เป็นประโยชน์ที่เป็นเอกลักษณ์ของ Half-DRAM-2ROW
ในถอดรหัสคอลัมน์บิตมากที่สุดอย่างมีนัยสำคัญของคอลัมน์
ที่อยู่จะใช้ในการครึ่งประตู CSLs และสัญญาณกลับ
ประตูอีกครึ่งหนึ่ง เป็นหนึ่งในธนาคารที่มี 1,024 CSLs, 8,192 ประตู
ที่จำเป็นสำหรับชิปทั้ง ในทำนองเดียวกัน 8,192 ประตูนี้ยังมี
ความจำเป็นสำหรับการ gating Wordline ตั้งแต่ประตูที่มีการดำเนินการโดย
ทรานซิสเตอร์เดียวค่าใช้จ่ายพื้นที่เป็นเล็กน้อยสมบูรณ์
(โปรดทราบว่าหนึ่งชิปมี> บิต 1G และแต่ละบิตมีทรานซิสเตอร์)
นอกจากนี้เราใช้การออกแบบคอมไพเลอร์ [30] การสังเคราะห์
แถวกลอนกับ TSMC กระบวนการ 45nm-1.05V ผล
แสดงให้เห็นว่าสลักเหล่านี้เท่านั้นที่ครอบครอง786μm2และบริโภค
427μWในชิป เมื่อเทียบกับอำนาจการเปิดใช้งานที่สามารถ
จะเป็นมากที่สุดเท่าที่ 24MW (= 16mA × 1.5V), ค่าใช้จ่ายไฟฟ้า
ของสลักเป็นเล็กน้อย ค่าใช้จ่ายการกำหนดเส้นทางสายนี้ยังมี
ไม่มากนักเนื่องจากพื้นที่ของรถบัสที่อยู่ 40b ที่สองเป็นเพียง
เกี่ยวกับ0.081μm2ที่โหนด 45nm โดยสรุปรวมพื้นที่
และพลังงานค่าใช้จ่ายที่เกิดจากครึ่ง DRAM เป็นอนุรักษ์นิยม
ประมาณน้อยกว่า 0.003% ซึ่งเป็นเล็กน้อย

ผลลัพธ์ (ไทย) 3:

' 10 ' เลือกพื้นด้านขวาของแผ่นแรก ( รูป 9B ) ในวิธีนี้
, สองคอลัมน์ ( หรือ 2 × 2 = 8 บิต ) ในแต่ละงานได้ ( หรือ
คี่ ) แถว เลือก และย้ายไป hffs เหมือนกัน
. โปรดทราบว่าเหล่านี้ " สะท้อน " การออกแบบ CSL จะใช้

แต่ละคู่ของพรมผ่านอาร์เรย์ย่อยทั้งหมด เพราะกระจกลวดเชื่อมต่อสามารถทำได้

นอกเซลล์อาร์เรย์ไม่มีวงจร หรือเส้นทาง ค่าใช้จ่ายที่เกิดขึ้น ค่าใช้จ่ายใน half-dram-1row เท่านั้น

เป็นพิเศษแถวตัวถอดรหัสที่หางของแต่ละ Sub เรย์ ตามตารางที่ 1
รอยเท้าทั้งหมดแถวถอดรหัส 6.84 แน่น ( ท้องถิ่นที่นํา
ขับแถว predecoder ) ซึ่งเป็น 18.4 % ของ DRAM ตาย
พื้นที่ ( 37.129 แน่น ) เนื่องจากอัตราส่วนของพิเศษแถวถอดรหัส
1 / 32 ในพื้นที่ประมาณ 0.58 % ( 18ร้อยละ 4 × 1 / 32 ) .
นอกจากนี้เป็นเครื่องแถวเดิมแล้วกิน
พลังลดลงกว่า bitline และซา , ค่าใช้จ่ายพลังงาน
เกิดจากเครื่องแถวเพิ่มเติมเล็กน้อย เราหมายถึงตัวเลือกการออกแบบนี้เป็นพลังงานเลือก

( Power Optimization ) เพราะมันเพิ่มการประหยัดพลังงาน ด้วยค่าใช้จ่ายในพื้นที่ที่เจียมเนื้อเจียมตัว .
นอกจากนี้ แม้แต่พื้นที่ส่วนนี้ค่าใช้จ่ายจะถูกบันทึกไว้
โดยการเสริมหางแถวถอดรหัส แต่ครึ่งแถว
ที่หางสามารถขับเคลื่อนโดยล่าสุดแถวคี่และถอดรหัสถอดรหัสนี้
อยู่เสมอเปิดเมื่อแถวจะเลือก ที่คล้ายกัน
อะไรก่อนบ้าง เราหมายถึงตัวเลือกการออกแบบนี้เป็น
พื้นที่เลือก ( การเพิ่มประสิทธิภาพพื้นที่ ) แน่นอน พื้นที่เลือกที่
ต้นทุนของการประหยัดพลังงานจากประมาณ 1 / 2

29 / 64 เป็นสามครึ่งเสื่อจะเปิดใช้งาน
ตัดค่าใช้จ่ายในพื้นที่อย่างไรก็ตาม กระตุ้นให้เราต้องใช้
พื้นที่เลือกในงานของเรา ในการสรุป , half-dram-1row จะไม่ต้องเสียค่าใช้จ่าย พื้นที่ใด ๆ
.
บนมืออื่น ๆ , half-dram-2row ต้องเพิ่มแถวและคอลัมน์
ตรรกะที่แสดงในรูปที่งาน คล้ายกับ subarray
ระดับขนาน [ 10 ] สองกลอนที่อยู่แถวใช้
และแต่ละคนก็มีขนาดประมาณครึ่งหนึ่งของ 40b หมายเหตุ -
2row ตามธรรมชาติ หลีกเลี่ยงการต่อสู้ bitline ทั่วโลกเนื่องจาก
เพื่อเลือกเฉพาะคอลัมน์ จึงเอา
เขตบิตสลักใช้หลายงาน subarrays
[ 10 ] นี้เป็นประโยชน์เฉพาะของ half-dram-2row .
ในคอลัมน์ถอดรหัสบิตที่สำคัญที่สุดของคอลัมน์ที่อยู่
ใช้ประตูครึ่งหนึ่งของ csls และย้อนกลับสัญญาณ
ประตูในครึ่งอื่น ๆ เป็นหนึ่งในธนาคารที่มี csls 1024 , ประตู 8192
ที่จําเป็นสําหรับชิปทั้งหมด ในทํานองเดียวกัน 8192 เกตส์ยัง
ที่จําเป็นสําหรับที่นํารู . ตั้งแต่ประตู ใช้
ทรานซิสเตอร์เดี่ยว ในพื้นที่ของ
กระจอกสมบูรณ์ ( โปรดทราบว่าหนึ่งชิปมี > 1 บิตและแต่ละบิตมีทรานซิสเตอร์ ) .
นอกจากนี้ เราใช้ในการออกแบบตัวแปลภาษา [ 30 ] สังเคราะห์
แถวสลักด้วยกระบวนการ 45nm-1.05v TSMC . ผลลัพธ์ที่แสดงให้เห็นว่าเหล่านี้สลักเพียงครอบครอง

ตอนที่μ M2 และกินแต่μ W ในชิป เมื่อเทียบกับการใช้พลังงานที่สามารถ
ได้เท่าที่ 24mw ( = 16ma × 1.5 V ) , ค่าใช้จ่ายพลังงาน
ของกลอนเป็นเรื่องไร้สาระ สายเส้นทาง ค่าใช้จ่ายยัง
เล็กน้อยเนื่องจากพื้นที่ของ 2 40b ที่อยู่รถบัสเท่านั้น
เกี่ยวกับ 0.081 μ M2 สูงกว่าโหนด กล่าวโดยสรุปพื้นที่ทั้งหมดและค่าใช้จ่ายที่เกิดจากพลัง

ประมาณครึ่ง DRAM อนุรักษ์นิยมมีค่าน้อยกว่า 1 % ซึ่งเป็นเล็กน้อย