The adder/subtractor has a feedback

The adder/subtractor has a feedback loop in the parallel
sorter. It consists of 15 gates and cannot be divided into shorter
segments without slowing down the addition/subtraction. The
other decoder units have been designed such that the critical
path is not longer. Hence, the critical path of the overall decoder
has 15 gates. On application-specific integrated circuit (ASIC)
devices, a clock frequency of 150 MHz can be easily achieved.
From Fig. 6, it can be derived that the decoding for the (837,
726) code with 15 iterations takes

ผลลัพธ์ (ไทย) 1:

วงจรบวก/วงจรลบมีวนผลป้อนกลับควบคู่กันตัวเรียงลำดับ จำนวน 15 ประตู และไม่สามารถแบ่งออกเป็นสั้นเซ็กเมนต์ โดยไม่มีการชะลอการเพิ่ม/ลบ ที่หน่วยถอดรหัสอื่น ๆ ออกแบบมาให้ที่สำคัญเส้นทางยาวไม่ได้ ด้วยเหตุนี้ เส้นทางสำคัญของตัวถอดรหัสทั้งหมดได้ 15 ประตู ในโปรแกรมประยุกต์เฉพาะวงจรรวม (ASIC)อุปกรณ์ นาฬิกาความถี่ 150 MHz สามารถสำเร็จได้ง่ายจาก Fig. 6 สามารถมาที่ถอดรหัส (837รหัส 726) กับ 15 แผนใช้เวลา

ผลลัพธ์ (ไทย) 2:

บวก / ตัวลบมีห่วงความคิดเห็นในแบบคู่ขนาน
เรียงลำดับ มันประกอบไปด้วย 15 ประตูและไม่สามารถแบ่งออกเป็นสั้น
ส่วนโดยไม่ชะลอตัวลงนอกจากนี้ / ลบ
หน่วยถอดรหัสอื่น ๆ ที่ได้รับการออกแบบดังกล่าวที่สำคัญ
เส้นทางไม่ได้อีกต่อไป ดังนั้นเส้นทางที่สำคัญของการถอดรหัสโดยรวม
มี 15 ประตู ในวงจรแบบบูรณาการโปรแกรมเฉพาะ (ASIC)
อุปกรณ์ความถี่สัญญาณนาฬิกาของ 150 MHz สามารถทำได้อย่างง่ายดาย.
จากรูป 6 ก็สามารถมาที่ถอดรหัสสำหรับ (837,
726) รหัส 15 จะใช้เวลาการทำซ้ำ

ผลลัพธ์ (ไทย) 3:

วงจรบวกวงจรลบมีความคิดเห็น / ห่วงในตัวขนานกัน

มันประกอบด้วย 15 ประตู และไม่สามารถแบ่งออกเป็นส่วนที่สั้นกว่า
โดยไม่ต้องชะลอตัวลงเพิ่ม / ลบ
หน่วยอื่นๆถอดรหัสได้รับการออกแบบดังกล่าวว่าวิกฤติ
ไม่ได้อีกต่อไป ดังนั้น วิกฤติของ
ถอดรหัสโดยรวมได้ 15 ประตู ในโปรแกรมเฉพาะวงจรรวม ( ASIC )
/ อุปกรณ์นาฬิกาความถี่ 150 MHz สามารถบรรลุ .
จากภาพที่ 6 ก็สามารถถอดรหัสได้ว่าสำหรับ ( 837
, 726 ) รหัส 15 รอบใช้เวลา