This paper addresses the problem of

This paper addresses the problem of true delay estimation during high level design. The true delay is the delay of the longest sensitizable path in the resulting circuit, as opposed to the topological delay which is the delay of the longest path in the circuit. The existing delay estimation techniques either estimate the topological delay, which may be pessimistic if the longest path is unsensitizable or false, or estimate the true delay using gate-level timing analysis which may be prohibitively expensive. Resource sharing in high level synthesis can create false paths in the circuit implementation. Hence, determining the clock period using topological delay can be unduly conservative, resulting in excessive hardware to meet tight timing specifications. In this paper, we introduce an efficient technique to compute an estimate of the true delay. The proposed technique relies on partitioning the paths in the circuit and topological delay computation, and not on path sensitization. The paths in the implementation are partitioned into two sets given the high level information on scheduling and resource sharing: the complete determining path set (CDPR) and the nondetermining path set (NDPR). We prove that the delay of the longest path in CDPR is lower bounded by the true delay and upper bounded by the topological delay of the circuit. Consequently, an estimate of the true delay of the resulting circuit can be computed by measuring the topological delay of the longest path in CDPR. We have developed a Functional delay ESTimation tool (FEST). Experimental results on a set of benchmarks reveal the following: approximately 50% of all paths are in NDPR and can be ignored for true delay estimation, and the true delay estimates are on the average 15% less than the topological delay. The high level true delay estimates are accurate, as verified by comparing with the true delays obtained by gate-level timing analysis on actual implementations. Furthermore, results reveal that high level true delay estimation can be done very fast, even when gate-level true delay estimation becomes infeasible

ผลลัพธ์ (ไทย) 1:

บทความนี้อยู่ปัญหาของการประเมินความล่าช้าที่แท้จริงในระหว่างการออกแบบในระดับสูง ความล่าช้าที่แท้จริงคือความล่าช้าของเส้นทาง sensitizable ที่ยาวที่สุดในวงจรที่เกิดขึ้นเมื่อเทียบกับความล่าช้าทอพอโลยีซึ่งเป็นความล่าช้าของเส้นทางที่ยาวที่สุดในวงจร ที่มีอยู่เทคนิคการประมาณค่าความล่าช้าทั้งประเมินความล่าช้าทอพอโลยีซึ่งอาจจะเป็นในแง่ร้ายถ้าเส้นทางที่ยาวที่สุดเป็น unsensitizable หรือเท็จหรือประเมินความล่าช้าจริงโดยใช้การวิเคราะห์ระยะเวลาที่ประตูระดับซึ่งอาจจะมีราคาแพง ใช้ทรัพยากรร่วมกันในการสังเคราะห์ระดับสูงสามารถสร้างเส้นทางที่ผิดพลาดในการดำเนินงานของวงจร ดังนั้นการกำหนดระยะเวลาการใช้นาฬิกาล่าช้าทอพอโลยีสามารถจะอนุรักษ์เกินควร,ส่งผลให้ฮาร์ดแวร์มากเกินไปที่จะตอบสนองความต้องการระยะเวลาที่แน่น ในบทความนี้เราแนะนำเทคนิคที่มีประสิทธิภาพในการคำนวณประมาณการของความล่าช้าจริง เทคนิคที่นำเสนอขึ้นอยู่กับการแบ่งเส้นทางในวงจรและการคำนวณความล่าช้าทอพอโลยีและไม่ได้อยู่ในเส้นทางที่มีความรู้สึกเส้นทางในการดำเนินการจะแบ่งเป็นสองชุดได้รับข้อมูลระดับสูงเกี่ยวกับการตั้งเวลาและทรัพยากรที่ใช้งานร่วมกันที่สมบูรณ์ชุดการกำหนดเส้นทาง (cdpr) และเส้นทาง nondetermining ตั้งค่า (ndpr) เราพิสูจน์ให้เห็นว่าความล่าช้าของเส้นทางที่ยาวที่สุดใน cdpr มีขอบเขตที่ต่ำกว่าโดยความล่าช้าจริงและกระโดดบนโดยล่าช้าทอพอโลยีของวงจร ดังนั้นประมาณการของความล่าช้าที่แท้จริงของวงจรส่งผลให้สามารถคำนวณได้โดยการวัดความล่าช้าทอพอโลยีของเส้นทางที่ยาวที่สุดใน cdpr เราได้พัฒนาเครื่องมือประเมินความล่าช้าในการทำงาน (เทศกาล) ผลการทดลองในชุดของมาตรฐานเปิดเผยต่อไปนี้ประมาณ 50% ของเส้นทางทั้งหมดอยู่ใน ndpr และสามารถละเว้นสำหรับการประเมินความล่าช้าจริงและประมาณการความล่าช้าที่แท้จริงอยู่ที่เฉลี่ย 15% น้อยกว่าความล่าช้าทอพอโลยี ระดับสูงประมาณการความล่าช้าจริงมีความถูกต้องในขณะที่การตรวจสอบโดยเปรียบเทียบกับความล่าช้าจริงที่ได้จากการวิเคราะห์ระยะเวลาที่ระดับเกทในการใช้งานที่เกิดขึ้นจริง นอกจากนี้ผลการวิจัยพบว่าระดับสูงประมาณล่าช้าจริงสามารถทำได้อย่างรวดเร็วแม้เมื่อประมาณค่าความล่าช้าจริงประตูระดับกลายเป็นไปไม่ได้

ผลลัพธ์ (ไทย) 2:

กระดาษนี้ปัญหาของการประเมินล่าช้าจริงในระหว่างการออกแบบระดับสูง ความล่าช้าแท้จริงคือ ความล่าช้าของเส้นยาวที่สุด sensitizable ทางในวงจรได้ ตรงข้ามกับความล่าช้า topological ซึ่งความล่าช้าของเส้นทางที่ยาวที่สุดในวงจร เทคนิคการประเมินล่าช้าอยู่อาจประเมินเลื่อน topological ซึ่งอาจเป็นในเชิงลบเส้นที่ยาวที่สุดคือ unsensitizable หรือเท็จ หรือประเมินความล่าช้าจริงใช้วิเคราะห์ระดับประตูเวลาซึ่งอาจจะแพง prohibitively ทรัพยากรที่ใช้ร่วมกันในการสังเคราะห์ระดับสูงสามารถสร้างเส้นทางผิดพลาดในการดำเนินวงจร ดังนั้น กำหนดระยะเวลานาฬิกาที่ใช้เลื่อน topological สามารถหัวเก่า unduly เกิดในฮาร์ดแวร์มากเกินไปเพื่อให้ตรงกับข้อมูลจำเพาะเกี่ยวกับเวลาที่แน่น ในเอกสารนี้ เราแนะนำเป็นเทคนิคที่มีประสิทธิภาพเพื่อคำนวณการประเมินล่าช้าจริง เทคนิคการนำเสนอใช้พาร์ทิชันเส้นทางในวงจรการคำนวณเลื่อน topological และไม่ได้อยู่ บนเส้นทาง sensitization เส้นทางในการดำเนินการจะแบ่งออกเป็นสองชุดให้ข้อมูลระดับสูงในการจัดกำหนดการทรัพยากรใช้ร่วมกัน: กำหนดเส้นทางชุดสมบูรณ์ (CDPR) และเส้นทาง nondetermining (NDPR) ตั้งขึ้น เราพิสูจน์ความล่าช้าของเส้นทางที่ยาวที่สุดใน CDPR ว่ากี่ โดยเลื่อนจริงต่ำกว่า และสูงล้อมรอบ ด้วยความล่าช้า topological ของวงจร ดังนั้น การประเมินความล่าช้าแท้จริงของวงจรได้สามารถถูกคำนวณ โดยการวัดความล่าช้า topological ของเส้นทางที่ยาวที่สุดใน CDPR เราได้พัฒนาเครื่องมือประเมินระหว่างทำงาน (FEST) ต่อไปนี้เปิดเผยผลการทดลองบนชุดของเกณฑ์มาตรฐาน: ประมาณ 50% ของเส้นทางทั้งหมดใน NDPR และสามารถถูกละเว้นสำหรับการประเมินล่าช้าจริง และการประเมินล่าช้าจริงอยู่เฉลี่ย 15% น้อยกว่าความล่าช้า topological การประเมินล่าช้าจริงระดับสูงถูกต้อง ตรวจสอบ โดยเปรียบเทียบกับความล่าช้าจริงที่ได้รับ โดยวิเคราะห์ระดับประตูเวลาใช้งานจริง นอกจากนี้ ผลลัพธ์แสดงว่า ประเมินล่าช้าจริงระดับสูงสามารถทำได้อย่างรวดเร็ว แม้การประเมินเลื่อนระดับประตูจริงจะถอด

ผลลัพธ์ (ไทย) 3:

เอกสารนี้แอดเดรสของปัญหาที่แท้จริงในระหว่างการหน่วงเวลาประมาณการออกแบบระดับสูง การหน่วงเวลาจริงที่มีการหน่วงเวลาของพาธ sensitizable ยาวที่สุดในวงจรส่งผลให้ที่ไม่ตรงกับการหน่วงเวลา"ซึ่งมีการหน่วงเวลาของพาธยาวที่สุดในวงจร เทคนิคการประมาณการหน่วงเวลาที่มีอยู่ทั้งการประเมินการหน่วงเวลาที่"ซึ่งอาจเป็นช่วงบั้นปลายชีวิตหากพาธที่ยาวนานเป็น unsensitizable หรือเกิดความผิดพลาดหรือประมาณการหน่วงเวลาจริงโดยใช้การวิเคราะห์ประตู - ระดับจังหวะเวลาซึ่งอาจเป็นงานที่ต้องเสียค่าใช้จ่ายมากห้าม การใช้งานร่วมกันในการสร้างทรัพยากรระดับสูงสามารถสร้างพาธผิดพลาดในการนำไปใช้งานวงจรไฟฟ้า ดังนั้นการกำหนดช่วงเวลานาฬิกาปลุกโดยใช้การหน่วงเวลา"จะสามารถอนุรักษ์ประเจิดประเจ้อส่งผลให้ในฮาร์ดแวร์มากเกินไปเพื่อให้เป็นไปตามข้อกำหนดด้านการกำหนดเวลาไว้แน่น ในเอกสารนี้เราจะแนะนำเทคนิคการเล่นอย่างมี ประสิทธิภาพ ให้กับการคำนวณโดยประมาณของการหน่วงเวลานี้จริงๆ เทคนิคที่เสนอที่จะใช้ในการแบ่งพาร์ติชั่นพาธที่ถูกต้องในการหน่วงเวลาวงจรและ"และไม่ได้อยู่ในพาธทำให้มีความรู้สึกพาธที่อยู่ในการนำไปใช้งานที่มีการแบ่งเป็นสองชุดได้รับข้อมูลระดับสูงในการแบ่งปันทรัพยากรและการกำหนดตารางเวลาการตั้งค่าพาธการกำหนดเสร็จสมบูรณ์( cdpr )และตั้งค่าพาธ nondetermining ( ndpr ) เราได้พิสูจน์แล้วว่าการหน่วงเวลาของพาธที่ยาวนานใน cdpr อยู่ในระดับต่ำมาเกี่ยวพันโดยการหน่วงเวลาจริงและบนแวดล้อมด้วย"การหน่วงเวลาของวงจร ดังนั้นจึงมีผลทำให้ผลการประเมินของการหน่วงเวลาที่แท้จริงของวงจรส่งผลให้สามารถคำนวณโดยการวัดการหน่วงเวลา"ของพาธยาวที่สุดใน cdpr. เราได้พัฒนาเครื่องมือประเมินผลการหน่วงเวลาที่เต็มไปด้วยประโยชน์ใช้สอย( Fest ) ผลการทดลองในชุดของการวัด ประสิทธิภาพ แสดงให้เห็นถึงต่อไปนี้ประมาณ 50% ของพาธทั้งหมดอยู่ใน ndpr และสามารถไม่สนใจสำหรับประมาณการหน่วงเวลาจริงและมีการประเมินโดยการหน่วงเวลาความจริงที่มีอยู่ในระดับเฉลี่ยที่ 15% น้อยกว่าการหน่วงเวลาที่" มีการประเมินโดยการหน่วงเวลาความจริงระดับสูงที่มีความถูกต้องได้รับการตรวจสอบโดยการเปรียบเทียบความล่าช้าจริงที่ได้รับจากการวิเคราะห์ประตู - ระดับจังหวะเวลาในการใช้งานจริง ยิ่งไปกว่านั้นแสดงให้เห็นว่าผลการประเมินผลการหน่วงเวลาความจริงระดับสูงสามารถทำได้อย่างรวดเร็วแม้เมื่อประมาณการหน่วงเวลาประตู - ระดับความจริงจะกลายเป็น infeasible