UltraSPARC IIIFrom Wikipedia, the f

UltraSPARC III
From Wikipedia, the free encyclopedia
Not to be confused with UltraSPARC IIi.
UltraSPARC III
KL SUN UltraSparc 3.jpg
Sun UltraSPARC III
Designed by Sun Microsystems
Max. CPU clock rate 600 MHz to 900 MHz
Instruction set SPARC V9
Cores 1
The UltraSPARC III, code-named "Cheetah", is a microprocessor that implements the SPARC V9 instruction set architecture (ISA) developed by Sun Microsystems and fabricated by Texas Instruments. It was introduced in 2001 and operated at 600 to 900 MHz. It was succeeded by the UltraSPARC IV in 2004. Gary Lauterbach was the chief architect.
Contents [hide]
1 History
2 Description
3 Cache
4 External interface
5 Memory controller
6 Physical
7 UltraSPARC III Cu
8 UltraSPARC IIIi
9 UltraSPARC IIIi+
10 Successors
11 References
12 See also
History[edit]

When presented at the '97 Microprocessor Forum, the probable introduction date for the UltraSPARC III was 1999, and it would have competed with Digital Equipment Corporation's Alpha 21264 and Intel's Itanium (Merced). This was not to be the case as it was delayed until 2001. Despite being late, it was awarded the Analysts' Choice Award for Best Server/Workstation Processor of 2001 by Microprocessor Report for its multiprocessing features.
Description[edit]

The UltraSPARC III is an in-order superscalar microprocessor. The UltraSPARC III was designed for shared memory multiprocessing performance, and it has several features that aid in achieving that goal: an integrated memory controller and a dedicated multiprocessing bus.
It fetches up to four instructions per cycle from the instruction cache. Decoded instructions are sent to a dispatch unit at up to six at a time. The dispatch unit issues the instructions to the appropriate execution units depending on operand and resource availability. The execution resources consisted of two arithmetic logic units (ALUs), a load and store unit and two floating-point units. One of the ALUs can only execute simple integer instructions and loads. The two floating point units are also not equal. One can only execute simple instructions such as adds while the other executes multiplies, divides and square roots.
Cache[edit]

The UltraSPARC III has split primary instruction and data caches. The instruction cache has a capacity of 32 KB. The data cache has a capacity of 64 KB and is four-way set-associative with a 32-byte cache line. The external L2 cache has a maximum capacity of 8 MB. It is accessed via a dedicated 256-bit bus operating at up 200 MHz for a peak bandwidth of 6.4 GB/s. The cache is built synchronous static random access memory clocked at frequencies up to 200 MHz. The L2 cache tags are located on-die to enable it be clocked at the microprocessor's clock frequency. This increases bandwidth for accessing the cache tags, enabling the UltraSPARC to scale to higher clock frequencies easily. Part of the increased bandwidth to the cache tags is used by cache coherency traffic, which is required in the multiprocessor systems the UltraSPARC III is designed to be used in. As the maximum capacity of L2 cache is 8 MB, the L2 cache tags is 90 KB in size.
External interface[edit]

The external interface consists of a 128-bit data bus and a 43-bit address bus operating at 150 MHz. The data bus is not used to access memory, but the memory of other microprocessors and the shared I/O devices.
Memory controller[edit]

The UltraSPARC has an integrated memory controller and implements a dedicated 128-bit bus operating at 150 MHz to access up to 4 GB of "local" memory. The integrated memory controller is used to reduce latency and thus improve performance, unlike some other UltraSPARC microprocessors that use the feature to reduce cost.
Physical[edit]

The UltraSPARC III consisted of 16 million transistors, of which 75% are contained in the caches and tags. It was initially fabricated by Texas Instruments in their C07a process, a complementary metal–oxide–semiconductor (CMOS) process with a 0.18 µm feature size and six-levels of aluminium interconnect. In 2001, it was fabricated in a 0.13 µm process with aluminium interconnects. This enabled it to operate at 750 to 900 MHz. The die is packaged using the Controlled Collapse Chip Connection method and is the first Sun microprocessor to do so. Unlike most other microprocessors bonded in such a way, the majority of the solder bumps are placed in a peripheral ring instead of being distributed across the die. It was packaged in a 1,200-pad land grid array (LGA) package.
UltraSPARC III Cu[edit]

The UltraSPARC III Cu, code-named "Cheetah+", is a further development of the original UltraSPARC III that operated at higher clock frequencies of 1002 to 1200 MHz. It has a die size of 232 mm2 and was fabricated in a 0.13 µm, 7-layer copper metallization, CMOS process by Texas Instruments. It was packaged in a 1,368-pad ceramic LGA package.
UltraSPARC IIIi[edit]

The UltraSPARC IIIi, code named "Jalapeno", is a derivative of the UltraSPARC III for workstations and low-end (one to four processor) servers introduced in 2003. It operates at 1064 to 1593 MHz, has an on-die L2 cache, an integrated memory controller and is capable of four-way multiprocessing with a glue-less system bus optimized for the function. It contains 87.5 million transistors and has a 178.5 mm2 die. It was fabricated by Texas Instruments in a 0.13 µm, seven-layer metal (copper) CMOS process with low-k dielectric.
The UltraSPARC IIIi has an unified 1 MB L2 cache that operates at half of the microprocessor's clock frequency. As such, it has a six-cycle latency and a two-cycle throughput. The load to use latency is 15 cycles. The tag store is protected by parity and the data by ECC. For every 64-byte cache line, there are 36 ECC bits, enabling the correction of one-bit errors and the detection of any error within a four bits. The cache is four-way set-associative, has a 64-byte line size and is physically indexed and tagged. It uses a 2.76 µm2 SRAM cell and consists of 63 million transistors.
The on-die memory controller supports 256 MB to 16 GB of 133 MHz DDR-I SDRAM. The memory is accessed via a 137-bit memory bus, of which 128 bits are for data and 9 are for ECC. The memory bus has a peak bandwidth of 4.2 GB/s. The microprocessor was designed to support four-way multiprocessing. Jbus is used to connect up to four microprocessors. It is a 128-bit address and data multiplexed bus that operates at one half or one third of the microprocessor's clock frequency.
UltraSPARC IIIi+[edit]

The UltraSPARC IIIi+, code-named "Serrano", was a further development of the UltraSPARC IIIi. It was scheduled for introduction in the second half of 2005, but was cancelled in the same year in favor of the UltraSPARC IV+, UltraSPARC T1 and UltraSPARC T2. Its cancellation was not known until 31 August 2006. Improvements were higher clock frequencies in the range of 2 GHz, as a result of a port to a newer process.
Successors[edit]

The UltraSPARC III family or processors was succeeded by the UltraSPARC IV series.
The UltraSPARC IV combined two UltraSPARC III cores onto a single piece of silicon and offered increased clock rates. The CPU's packaging was nearly identical, offering the difference of a single pin, simplifying board manufacturing and system design. Some systems which used UltraSPARC III processors could accept UltraSPARC IV CPU board upgrades.
References[edit]

Konstadinidis, Georgios K. et al. (2002). "Implementation of a Third-Generation 1.1-GHz 64-bit Microprocessor". IEEE Journal of Solid-State Circuits, Volume 37, Number 11.
Song, Peter (27 October 1997). "UltraSparc-3 Aims at MP Servers". Microprocessor Report.
Vance, Ashlee (31 August 2006). "Sun kills off much delayed UltraSPARC IIIi+ chip". The Register.
"UltraSPARC III Cu Processor"
See also[edit]

ผลลัพธ์ (ไทย) 1:

UltraSPARC III
จากวิกิพีเดีย สารานุกรมฟรี
ไม่ให้สับสนกับ UltraSPARC IIi.
UltraSPARC III
3.jpg
Sun KL SUN UltraSparc UltraSPARC III
ออกแบบ โดยซันไมโครซิสเต็มส์
สูงสุด นาฬิกา CPU 600 MHz ไป 900 MHz ราคา
สอนตั้ง SPARC V9
1 แกน
เดอะ UltraSPARC III ซึ่ง "เสือชีตาห์" มีหน่วยประมวลผลคำสั่ง SPARC V9 ที่ตั้งสถาปัตยกรรม (ISA) พัฒนา โดยซันไมโครซิสเต็มส์ และหลังสร้าง โดยเครื่องมือเท็กซัส มันถูกนำมาใช้ในปีพ.ศ. 2544 และดำเนินการที่ 600-900 MHz มันไม่ประสบความสำเร็จ โดย UltraSPARC IV ในปี 2004 แกรี Lauterbach ได้หัวหน้าสถาปนิก
เนื้อหา [ซ่อน]
ประวัติ 1
อธิบาย 2
3 แค
อินเทอร์เฟซภายนอก 4
ตัวควบคุมหน่วยความจำ 5
จริง 6
7 UltraSPARC III Cu
8 UltraSPARC IIIi
9 UltraSPARC IIIi
ผู้สืบทอด 10
11 อ้างอิง
12 ดู
ประวัติ [แก้ไข]

เมื่อแสดงที่เวทีไมโคร ' 97 แนะนำน่าเป็นวันที่ UltraSPARC III คือ ปี 1999 และมันจะได้ร่วมแข่งขันของ บริษัทอุปกรณ์ดิจิตอลอัลฟา 21264 กับของ Intel Itanium (เมอร์) คือไม่ต้องเป็นกรณีมันล่าช้าจนถึงปี 2001 แม้ มีการมาสาย ได้รับรางวัลรางวัลนักวิเคราะห์ทางเลือกสำหรับตัวประมวลผลของเซิร์ฟเวอร์/เวิร์คสเตชันสุด 2001 รายงานประมวลผลสำหรับคุณลักษณะ multiprocessing ของ.
อธิบาย [แก้ไข]

UltraSPARC III มีหน่วยประมวลผล superscalar ในใบสั่ง UltraSPARC III ถูกออกแบบสำหรับประสิทธิภาพ multiprocessing หน่วยความจำที่ใช้ร่วมกัน และมีคุณลักษณะหลายประการที่ช่วยในการบรรลุเป้าหมายที่: ตัวควบคุมหน่วยความจำรวมและธุรกิจเฉพาะ multiprocessing
มันรับคำแนะนำถึงสี่ต่อวงจรจากแคคำแนะนำ ถอดรหัสคำสั่งถูกส่งไปยังหน่วยจัดส่งที่ถึงหกครั้ง หน่วยส่งออกคำสั่งหน่วยปฏิบัติการที่เหมาะสมขึ้นอยู่กับความพร้อมดำเนินการและทรัพยากร ทรัพยากรการดำเนินการประกอบด้วยสองหน่วยคำนวณและตรรกะ (ALUs), หน่วยการผลิตและการจัดเก็บ และหน่วยทศนิยมสอง นอกจากนี้ ALUs หนึ่งเท่านั้นสามารถดำเนินการคำแนะนำเรื่องจำนวนเต็มและโหลด ทั้งสองหน่วยจุดลอยตัวก็ไม่เท่ากัน หนึ่งสามารถเฉพาะดำเนินการแนะนำง่าย ๆ เช่นเพิ่มในขณะที่อื่น ๆ ดำเนินคูณ แบ่ง และรากได้
แคช [แก้ไข]

UltraSPARC III ได้แบ่งหลักคำแนะนำและข้อมูลแคช แคคำสั่งมีความจุ 32 KB แคข้อมูลมีความจุ 64 กิโลไบต์ และสี่ชุดสัมพันธ์กับบรรทัด 32 ไบต์แค แคช L2 ภายนอกมีความจุสูงสุด 8 MB เข้าถึงผ่านบัส 256 บิตทุ่มเททำงานที่ค่า 200 MHz สำหรับการแบนด์วิดท์สูงสุด 6.4 GB/s แคชอยู่แบบซิงโครนัสคงหน่วยความจำเข้าถึงโดยสุ่มโอเวอร์คล็อกที่ความถี่สูงถึง 200 MHz แท็กแคช L2 อยู่บนตายให้มันจะโอเวอร์คล็อกที่ความถี่นาฬิกาของหน่วยประมวลผล เพิ่มแบนด์วิดธ์สำหรับการเข้าถึงแคแท็ก เปิด UltraSPARC ขนาดนาฬิกาความถี่ที่สูงกว่าได้ ใช้ของแบนด์วิดธ์เพิ่มขึ้นการแท็กแค โดยแคช coherency จราจร ซึ่งจำเป็นต้องใช้ในระบบมัลติโปรเซสเซอร์ UltraSPARC III ถูกออกแบบมาเพื่อใช้ใน เป็นความจุสูงสุดของแคช L2 8 MB แท็กแคช L2 เป็น 90 KB ในขนาด
อินเทอร์เฟซภายนอก [แก้ไข]

อินเทอร์เฟซภายนอกประกอบด้วยบัสข้อมูล 128 บิตและบัส 43 บิตอยู่ปฏิบัติที่ 150 MHz ไม่มีใช้บัสข้อมูลการเข้าถึงหน่วยความจำ แต่หน่วยความจำของประมวลอื่น ๆ แล้วการร่วม I/O อุปกรณ์
ตัวควบคุมหน่วยความจำ [แก้ไข]

UltraSPARC มีตัวควบคุมหน่วยความจำแบบบูรณาการ และใช้รถบัส 128 บิตทุ่มเทปฏิบัติที่ 150 MHz ถึงถึง 4 GB หน่วยความจำที่ "ท้องถิ่น" ใช้เพื่อลดเวลาแฝง และช่วย เพิ่มประสิทธิภาพ ตัวควบคุมหน่วยความจำรวม ไม่เหมือนบางอื่น ๆ UltraSPARC ประมวลที่ใช้ลักษณะการทำงานเพื่อลดต้นทุน
จริง [แก้ไข]

UltraSPARC III ประกอบด้วย 16 ล้าน transistors ซึ่ง 75% อยู่ในแคชและแท็ก ตอนแรกมันถูกหลังสร้าง โดยเครื่องมือเท็กซัสในกระบวนการ C07a, metal–oxide–semiconductor ทรานซิสเตอร์คู่ประกอบชนิด (CMOS) กระบวนการ ด้วยการµm ลักษณะขนาดและระดับ 6 ของอะลูมิเนียม interconnect 18 ในปีค.ศ. 2001 มันถูกหลังสร้างใน 0.13 เชื่อมโยงกระบวนการ µm ด้วยอะลูมิเนียม นี้เปิดใช้งานการทำงานที่ 750-900 MHz ตายถูกบรรจุโดยใช้วิธีควบคุมเชื่อมต่อชิยุบ และเป็นไมโครโพรเซสเซอร์อาทิตย์แรกดัง ซึ่งแตกต่างจากประมวลอื่น ๆ ส่วนใหญ่ถูกผูกมัดด้วยวิธี ส่วนใหญ่กระแทกประสานอยู่ในแหวนต่อพ่วงแทนการกระจายตาย จะถูกบรรจุในที่ดิน 1200 แผ่นตารางแถวลำดับ (LGA) แพคเกจ
UltraSPARC III Cu [แก้ไข]

Cu III UltraSPARC ซึ่ง "เสือชีตาห์" มีการพัฒนาเพิ่มเติมของ III UltraSPARC เดิมที่ดำเนินการที่สูงกว่าความถี่นาฬิกา 1002-1200 MHz มีการตายจำนวน 232 มม 2 ได้ภาย และถูกหลังสร้างเป็น 0.13 µm ชั้น 7 metallization ทองแดง ประมวลผล CMOS โดยเครื่องมือเท็กซัส จะถูกบรรจุใน 1,368 แผ่นเซรามิก LGA แพคเกจ
UltraSPARC IIIi [แก้ไข]

UltraSPARC IIIi รหัสชื่อ "Jalapeno" เป็นอนุพันธ์ของ III UltraSPARC สำหรับเวิร์กสเตชันและมี (หนึ่งการประมวลผลสี่) เซิร์ฟเวอร์ใน 2003 มันทำงานที่ 1064-1593 MHz มีแคชภายในตาย L2 ตัวควบคุมหน่วยความจำแบบบูรณาการ และสามารถสี่ multiprocessing กับบัสระบบกาวน้อยสุดสำหรับฟังก์ชัน มันประกอบด้วย transistors 87.5 ล้าน และมีตาย 178.5 มม 2 ได้ภาย มันเป็นหลังสร้าง โดยเครื่องมือเท็กซัส µm 0.13 เจ็ดชั้นโลหะ (ทองแดง) CMOS กระบวนการกับ dielectric ต่ำ k.
UltraSPARC IIIi การรวม 1 MB L2 แคชที่ทำงานที่ครึ่งหนึ่งของความถี่นาฬิกาของหน่วยประมวลผล ได้ เช่น มันมีแฝงหกรอบและสามารถประมวลผลได้สองรอบ โหลดใช้แฝงเป็น 15 รอบ ป้ายร้านค้าที่ได้รับการป้องกัน โดยพาริตี้และข้อมูล โดย ECC สำหรับทุกบรรทัดแค 64 ไบต์ มี 36 บิต ECC เปิดใช้งานการแก้ไขข้อผิดพลาดเดียวบิตและการตรวจพบข้อผิดพลาดใด ๆ ภายในบิตสี่ แคชเป็นสี่ชุดสัมพันธ์กัน มีขนาด 64 ไบต์บรรทัดเป็นจริงดัชนี และแท็ก ใช้เซลล์ SRAM 2.76 µm2 และประกอบด้วย 63 ล้าน transistors.
ตัวควบคุมหน่วยความจำบนตายสนับสนุน 256 MB ถึง 16GB ของ 133 MHz DDR-SDRAM ฉัน หน่วยความจำเข้าถึงผ่านบัส 137 บิตหน่วยความจำ ที่ 128 บิตสำหรับข้อมูล และ 9 สำหรับ ECC บัสหน่วยความจำมีแบนด์วิธสูงสุด 4.2 GB/s ไมโครโปรเซสเซอร์ถูกออกแบบมาเพื่อสนับสนุน multiprocessing สี่ Jbus จะใช้การเชื่อมต่อถึงสี่ประมวล มันคือที่อยู่ 128 บิต และข้อมูล multiplexed บัสที่ทำงานที่หนึ่งครึ่งหนึ่งหรือหนึ่งในสามของความถี่นาฬิกาของไมโครโพรเซสเซอร์
UltraSPARC IIIi [แก้ไข]

UltraSPARC IIIi ซึ่ง "Serrano" มีการพัฒนาเพิ่มเติมของ UltraSPARC IIIi มันถูกกำหนดไว้สำหรับแนะนำในครึ่งหลังของปี 2005 แต่ถูกยกเลิกในปีเดียวกันสามารถ IV UltraSPARC, UltraSPARC T2 และ UltraSPARC T1 ยกเลิกการถูกไม่รู้จักจนถึง 31 2549 สิงหาคม นาฬิกาความถี่ที่สูงในช่วง 2 GHz จากพอร์ตการกระบวนการใหม่กว่าถูกปรับปรุง
[แก้ไข] ผู้สืบทอด

ครอบครัวเดอะ UltraSPARC III หรือตัวประมวลผลประสบความสำเร็จ โดยชุด UltraSPARC IV
IV UltraSPARC ที่รวมสองแกน UltraSPARC III บนชิ้นซิลิกอน และเสนอราคานาฬิกาเพิ่มขึ้น บรรจุภัณฑ์ของ CPU ได้เกือบเหมือน เสนอความแตกต่างของ pin เดียว ให้ออกแบบการผลิตและระบบคณะกรรมการ บางระบบที่ใช้โปรเซสเซอร์ UltraSPARC III สามารถยอมรับการอัพเกรดบอร์ด UltraSPARC IV CPU.
อ้างอิง [แก้ไข]

Konstadinidis ออคุณ et al. (2002) "ใช้งานหน่วยประมวลผล 64 บิต 1.1 GHz รุ่นที่สาม" สมุดรายวันของ IEEE ของวงจรโซลิดสเตต เล่มที่ 37 หมายเลข 11.
เพลง ปีเตอร์ (27 1997 ตุลาคม) "UltraSparc 3 มีจุดมุ่งหมายที่เซิร์ฟเวอร์ MP" ประมวลรายงานการ
Vance คอทเท (31 2549 สิงหาคม) "ซันฆ่าปิดมากล่าช้า UltraSPARC IIIi ชิป" ลงทะเบียน.
"ประมวลผล Cu UltraSPARC III"
ดู [แก้ไข]

ผลลัพธ์ (ไทย) 2:

ultrasparc III
จากวิกิพีเดียสารานุกรมเสรี
ไม่สับสนกับ ultrasparc ultrasparc III อาบแดด ultrasparc III ultrasparc 3 . jpg

แสงแดด, KL III .

ได้รับการออกแบบโดย Sun Microsystems
สูงสุด. SPARC ไปสู่ V , cpu ,อัตราสัญญาณนาฬิกา 600 MHz ถึง 900 MHz

ชุดคำสั่ง 9 แกนหลัก 1
ultrasparc III รหัส - ตั้งชื่อ"เสือชีต้า"มีไมโครโพรเซสเซอร์ที่ปรับใช้ SPARC ไปสู่ V ตั้งค่า 9 การเรียนการสอนที่สถาปัตยกรรม( ISA )พัฒนาโดย Sun Microsystems และขึ้นรูปโดย Texas Instruments โรงแรมได้รับการแนะนำให้รู้จักในปี 2001 และดำเนินการที่ 600 ถึง 900 MHz มันเป็นความสำเร็จโดย ultrasparc IV ที่ในปี 2004 แก lauterbach เป็นทาง กายภาพ สถาปนิกหัวหน้า.
เนื้อหา[ซ่อน]

21 ประวัติรายละเอียด

3 cache 4 ภายนอก อินเตอร์เฟซ

5 คอนโทรลเลอร์หน่วยความจำ 6
สำหรับผู้สืบทอด 7 ultrasparc III CU

8 ultrasparc iiii 9 ultrasparc iiii
10

ซึ่งจะช่วยการอ้างถึง 1112 นอกจากนั้นยังจะได้รับชม
ประวัติ[แก้ไข]

เมื่อได้รับการนำเสนอที่' 97 ไมโครโพรเซสเซอร์ Forum วันที่น่าจะเป็นไปได้ที่การแนะนำสำหรับ ultrasparc III เป็น 1999 และมันจะได้เข้าแข่งขันด้วยตัวอักษรของดิจิตอลอุปกรณ์ Corporation 21264 และ Itanium & amp ;# xAE ของ INTEL ( Merced ,) โรงแรมแห่งนี้จะไม่ได้กรณีที่เป็นมาถึงล่าช้าเพราจนกว่าจะถึงปี 2001แม้จะเป็นช่วงดึกจะได้รับรางวัลเป็นทางเลือกที่ได้รับรางวัลของนักวิเคราะห์ที่ดีที่สุดสำหรับเซิร์ฟเวอร์/เวิร์คสเตชั่นที่มีโปรเซสเซอร์ของปี 2001 โดยไมโครโพรเซสเซอร์รายงานสำหรับคุณสมบัติของ multiprocessing .
รายละเอียด[แก้ไข]

ultrasparc III เป็นไมโครโพรเซสเซอร์ Superscalar ในการสั่งซื้อ ultrasparc III ที่ได้รับการออกแบบมาสำหรับการใช้งานร่วมกันหน่วยความจำ multiprocessing และมีคุณสมบัติต่างๆที่ช่วยในการบรรลุเป้าหมายที่อินทิเกรต Memory Controller และรถโดยสาร multiprocessing เฉพาะที่.
มันจะเรียกใช้ได้ถึงสี่ชุดคำสั่งต่อหนึ่งรอบจากแคชที่ มอบคำสั่งถอดรหัสให้จะถูกส่งไปยังชุดการจัดส่งที่ได้ถึงหกในช่วงเวลาหนึ่ง ชุดการจัดส่งที่ปัญหาคำแนะนำกับหน่วยประมวลผลที่เหมาะสมโดยขึ้นอยู่กับความพร้อมใช้งานทรัพยากรและค่าด้านซ้ายมือทรัพยากรในการประมวลผลที่ประกอบไปด้วยของสอง Arithmetic Logic Unit ( ALU ),ชุดจัดเก็บและโหลดและสองหน่วยประมวลผลเลขทศนิยม เป็นหนึ่งของ ALU ที่สามารถเรียกใช้คำสั่งเลขจำนวนเต็มแบบเรียบง่ายและจำนวนโหลดช่องสัญญาณเฉพาะ สองชุดจุดลอยตัวยังอยู่เท่ากับไม่ได้ หนึ่งสามารถเรียกใช้คำสั่งแบบเรียบง่ายเช่นเพิ่มในขณะที่คนอื่นๆที่เรียกคูณด้วยเท่านั้นแบ่งและราก Square .
แคช[แก้ไข]

ultrasparc III มีแยกแคชหลักการเรียนการสอนและข้อมูล แคชที่มีความสามารถในการรองรับของ 32 KB . แคชข้อมูลที่มีความสามารถในการรองรับขนาด 64 KB และตั้งอยู่สี่แบบ - เป็นปรกติพร้อมด้วยบรรทัดแคช 32 - บิตที่ L 2 Cache ภายนอก ที่มีความสามารถในการรองรับสูงสุด 8 MB โรงแรมมีทางเข้าถึงโดยผ่านทางบริการรถโดยสาร 256 - bit ที่ทำงานที่ความเร็วสูงสุด 200 MHz สำหรับแบนด์วิดธ์สูงสุด 6.4 GB / sแคชที่มีการเข้าถึงหน่วยความจำความเร็วสัญญาณนาฬิกาสร้างขึ้นแบบสุ่มแบบสแตติกแบบซิงโครนัสในความถี่สูงถึง 200 MHz แท็กแคช L 2 ที่ตั้งอยู่บน - ตายเพื่อเปิดใช้งานส่วนนี้เป็นความเร็วสัญญาณนาฬิกาที่ความถี่สัญญาณนาฬิกาของไมโครโพรเซสเซอร์ที่ โรงแรมแห่งนี้จะช่วยเพิ่มแบนด์วิดธ์สำหรับการเข้าใช้แท็กแคชที่ใช้งาน ultrasparc ในการขยายขนาดเพื่อความถี่สัญญาณนาฬิกาสูงกว่าได้อย่างง่ายดายเป็นส่วนหนึ่งของแบนด์วิดธ์ที่เพิ่มขึ้นจะป้ายแคชที่ใช้โดยการจราจรบนฟรอนต์ไซด์แคชซึ่งเป็นที่ต้องการในระบบมัลติโปรเซสเซอร์ ultrasparc III ที่ได้รับการออกแบบเพื่อใช้ใน เป็นที่สามารถรองรับผู้ใช้บริการได้สูงสุดของ L 2 Cache 8 MB , L 2 cache ,แท็กเป็น 90 KB ในขนาด.
ภายนอก อินเตอร์เฟซ[แก้ไข]

ที่ ภายนอก อินเตอร์เฟซประกอบด้วยความสามารถในการ 128 - bit data รถโดยสารและ 43 - bit แอดเดรสบัสทำงานที่ 150 MHzบัสข้อมูลที่ไม่ได้ใช้ในการเข้าถึงหน่วยความจำ,หน่วยความจำแต่ที่อื่นๆของไมโครหน่วยประมวลผลกลางที่ใช้ร่วมกันและอุปกรณ์ I / O .
คอนโทรลเลอร์หน่วยความจำ[แก้ไข]

ultrasparc ที่มีอินทิเกรต Memory Controller และการดำเนินการที่ให้บริการ 128 - bit Bus ทำงานที่ 150 MHz ในการเข้าใช้ได้ถึง 4 GB ของ"ท้องถิ่น"หน่วยความจำ อินทิเกรต Memory Controller จะใช้ในการช่วยลดความหน่วงแฝงและปรับปรุง ประสิทธิภาพ การทำงานไม่เหมือนกับไมโครหน่วยประมวลผลกลาง ultrasparc อื่นๆบาง ประเภท ที่ใช้คุณสมบัตินี้เพื่อลดต้นทุน. ultrasparc III

ที่
ทาง กายภาพ [แก้ไข]ประกอบด้วยทรานซิสเตอร์ 16 ล้านบาทซึ่ง 75% อยู่ในป้ายและแคชที่ มันเป็นวิชาความรู้โดย Texas Instruments ใน C 07 กระบวนการหนึ่งกระบวนการโลหะ - ออกไซด์ - เซมิคอนดักเตอร์( CLR _ CMOS ) อภิ นันทนาการที่พร้อมด้วย 0 ครั้งแรก18 μขนาดโดดเด่นไปด้วยม.และหก - ระดับของอะลูมิเนียมเชื่อมต่อ ในปี 2001 ก็สร้างขึ้นมาในกระบวนการผลิต 0.13 μ m ที่ทำจากอะลูมิเนียมพร้อมการเชื่อมต่อ โรงแรมแห่งนี้เปิดใช้งานได้ในการใช้งานที่ 750 ถึง 900 MHz ที่ตายมีการจัดแพ็คเกจการใช้ยุบชิปวิธีการเชื่อมต่อการควบคุมและเป็นครั้งแรกที่ไมโครโพรเซสเซอร์อาบแดดในการดำเนินการดังกล่าว ไม่เหมือนกับที่อื่นๆไมโครหน่วยประมวลผลกลางเข้าด้วยกันในลักษณะดังกล่าวโดยส่วนใหญ่แล้วของแรงกระแทกการบัดกรีที่จะวางอยู่ที่ใดในอุปกรณ์ต่อพ่วงที่เรียกเข้าแทนที่จะเป็นการกระจายทั่วทั้งที่ตาย มันเป็นแพ็คเกจ ultrasparc III ในแพ็คเกจชุดควบคุม 1200 - Grid Array ทัชแพดดิน( LGA ). N ultrasparc III CU [แก้ไข]

รหัส - ชื่อ"เสือชีต้า"เป็นการพัฒนาของ ultrasparc III รุ่นดั้งเดิมที่ใช้งานในความถี่สัญญาณนาฬิกาสูงกว่าของ 1002 ถึง 1200 MHzมีตายขนาด 232 มม. 2 และได้สร้างขึ้นมาใน 0.13 μ m 7 ชั้นทองแดง metallization ผลิต CMOS โดย Texas Instruments ที่ มันเป็นแพ็คเกจใน ultrasparc iiii LGA .
ultrasparc iiii [แก้ไข]

เซรามิก 1,368 - ทัชแพดที่รหัสชื่อ" jalapeno "เป็นงานที่ดัดแปลงมาจากของ ultrasparc III สำหรับเวิร์คสเตชั่นและระดับต่ำสุด(หนึ่งถึงสี่ตัวโปรเซสเซอร์)เซิร์ฟเวอร์ได้ในปี 2003 เครื่องจะทำงานที่ 1064 การเขียนปิดไฟล์อิมเมจของเพื่อ 1593 MHzมี on - die L 2 cache ,หน่วยความจำในตัวที่ควบคุมและมีความสามารถของ multiprocessing สี่แบบพร้อมด้วยรถโดยสารกาว - น้อยระบบที่ปรับแต่งสำหรับการทำงานได้. ซึ่งประกอบด้วย 87.5 ล้านบาทประกอบด้วยทรานซิสเตอร์และได้ 178.5 มม.ตาย 2 มันเป็นวิชาความรู้โดย Texas Instruments ในโลหะเจ็ดชั้น 0.13 μ m (ทองแดง)กระบวนการ CMOS พร้อมด้วยที่เป็นฉนวนต่ำ - K .
ultrasparc iiii ที่มีแคช L 2 ขนาด 1 MB แบบครบวงจรที่ทำงานที่ครึ่งของความถี่สัญญาณนาฬิกาของไมโครโพรเซสเซอร์ที่ เนื่องจากมีการหน่วงเวลาหกแบบครบวงจรและความเร็วในการรับส่งข้อมูลแบบสองรอบ การโหลดที่จะใช้ความล่าช้าเป็น 15 รอบ จัดเก็บป้ายได้รับการป้องกันโดยพาริตี้และข้อมูลโดย ECC สำหรับ 64 - บิตทุกบรรทัดแคชมี 36 บิต ECCการเปิดใช้งานการแก้ไขข้อผิดพลาดหนึ่ง - บิตและการตรวจจับที่เกิดข้อผิดพลาดใดๆ ภายใน สี่บิตที่ มีการตั้งค่าแคชที่สี่แบบ - เป็นปรกติมีขนาดสาย 64 - byte และเป็นปัญหาทางด้าน กายภาพ และดัชนีที่แท็ก มีการใช้ 2.76 μ m A 2 เซลล์ SRAM ,และประกอบไปด้วย 63 ล้านบาทประกอบด้วยทรานซิสเตอร์.
คอนโทรลเลอร์หน่วยความจำบนไดย์ที่สนับสนุน 256 MB ถึง 16 GB 133 MHz SDRAM DDR - I หน่วยความจำที่สามารถเข้าถึงได้โดยผ่านทาง 137 - bit บัสหน่วยความจำที่ 128 บิตสำหรับข้อมูลและ 9 สำหรับ ECC บัสหน่วยความจำที่มีแบนด์วิดธ์สูงสุดที่ 4.2 GB / s ไมโครโพรเซสเซอร์ที่ได้รับการออกแบบมาเพื่อสนับสนุนการ multiprocessing สี่ - แบบเที่ยวเดียว jbus จะใช้ในการเชื่อมต่อกับอุปกรณ์ได้มากถึงสี่ไมโครหน่วยประมวลผลกลาง เป็น 128 บิตและแอดเดรสข้อมูล - multiplexed รถโดยสารซึ่งทำงานที่หนึ่งหรือหนึ่งในสามของไมโครโพรเซสเซอร์ของสัญญาณนาฬิกา,ความถี่.
ultrasparc iiii [แก้ไข]

ที่ ultrasparc iiii ,รหัส - ตั้งชื่อ" Serrano "เป็นการพัฒนาของ ultrasparc iiii ได้ มันเป็นตารางการเดินทางสำหรับการแนะนำในช่วงครึ่งปีหลังของปี 2005 แต่ก็ถูกยกเลิกในปีเดียวกันนั้นอยู่ในความนิยมของ ultrasparc IV ultrasparc T 1 และ ultrasparc T 2 การยกเลิกการเป็นที่รู้จักกันดีไม่ได้จนกระทั่งถึงวันที่ 31 สิงหาคม 2006 การปรับปรุงเป็นความถี่สัญญาณนาฬิกาสูงกว่าในช่วงที่ 2 GHz เป็นผลของการท่าเรือที่จะดำเนินการใหม่.
สำหรับผู้สืบทอด[แก้ไข]

ultrasparc III หรือโปรเซสเซอร์ในแบบครอบครัวที่ประสบความสำเร็จโดยมี ultrasparc IV Series .
ultrasparc IV ที่สอง ultrasparc III แกนหลักลงบนชิ้นเดียวซิลิกอนของนาฬิกาและเสนออัตราดอกเบี้ยเพิ่มขึ้น บรรจุ ภัณฑ์ ของซีพียูที่เหมือนกันเกือบจะจัดให้บริการความแตกต่างของพินเดียวได้ง่ายขึ้นและการออกแบบระบบการผลิตบางระบบซึ่งใช้โปรเซสเซอร์ ultrasparc III ไม่ยอมรับ ultrasparc IV ,การอัพเกรดบอร์ด CPU .
การอ้างอิง[แก้ไข]

konstadinidis / Agios Georgios K . et al . ( 2002 ) "การนำไปใช้งานของ third-generation ไมโครโพรเซสเซอร์ 1.1 - GHz 64 บิตที่". IEEE Journal of the Solid - State Drives วงจรระดับเสียง 37 จำนวน 11 .
เพลงปีเตอร์( 27 ตุลาคม 1997 ) " ultrasparc MP 3 มีเป้าหมายอยู่ที่เซิร์ฟเวอร์" ไมโครโพรเซสเซอร์รายงาน.
vanceashlee ( 31 สิงหาคม 2006 ) "แสงแดดคร่าชีวิตล่าช้า ultrasparc iiii ชิปปิดมาก" ลงทะเบียน.
"โปรเซสเซอร์ ultrasparc III ,ชุดควบคุม"
ที่ดูยัง[แก้ไข]