The load-use latency is three cycle

The load-use latency is three cycles. There is a six-cycle latency
for dependent FP operations. The ICACHE is shared between
all eight threads. Each thread has its own instruction buffer.
The Fetch stage/unit fetches up to four instructions per cycle
and puts them into the thread’s instruction buffer. Threads
can be in “Wait” (as opposed to “Ready”) state due to a ITLB
miss, ICACHE miss, or their Instruction Buffer being full. The
“Least-Recently-Fetched” algorithm is used to select one of
“Ready” threads for which the next instruction will be fetched.
Fig. 7 shows the Integer/Load/Store pipeline and illustrates
how different threads can occupy different pipeline stages in
a given cycle. In other words, threads are interleaved between
pipeline stages with very few restrictions. The Load/Store
and Floating Point units are shared between all eight threads.
The eight threads within each SPARC core are divided into
two thread groups (TGs) of four threads each. Once again,
the threads could be in “Wait” states due to events such as a
DCACHE miss, DTLB miss, or data dependency. The “Pick”
stage tries to find one instruction from all the “Ready” threads
(using the “Least-Recently-Picked” algorithm) from each of
the two TGs to execute every cycle. Since each TG picks independently
(w.r.t. the other TG), it can lead to hazards such as
load instructions being picked from both TGs even though each
SPC has only one load/store unit. These hazards are resolved in
the “Decode” stage.

ผลลัพธ์ (ไทย) 1:

เวลาแฝงที่ใช้โหลดเป็นรอบที่สาม มีแฝงหกรอบสำหรับการดำเนินงาน FP ขึ้น ICACHE ใช้ร่วมกันระหว่างทั้งหมด 8 เธรด แต่ละหัวข้อมีบัฟเฟอร์การสอนของตนเองระยะ Fetch หน่วยรับคำแนะนำถึงสี่ต่อวงจรทำให้พวกเขาเข้าสู่ของหัวข้อคำสั่งบัฟเฟอร์ หัวข้อสามารถอยู่ในสถานะ "รอ" (ตรงข้ามกับ "พร้อม") เนื่องจากการ ITLBนางสาว นางสาว ICACHE หรือ บัฟเฟอร์คำสั่งของพวกเขาจะเต็ม ที่"น้อยล่านำ" อัลกอริทึมใช้ในการเลือกหัวข้อ "พร้อม" ที่จะนำคำสั่งถัดไปFig. 7 แสดงไลน์เต็มโหลด/เก็บ และแสดงวิธีเธรดอื่นสามารถครอบครองขั้นตอนต่าง ๆ ในวงจรที่กำหนดให้ ในคำอื่น ๆ แผนที่หัวข้อระหว่างขั้นตอน มีข้อจำกัดน้อยมาก การที่โหลดเก็บและหน่วยจุดลอยน้ำใช้ร่วมกันระหว่างเธรดทั้งหมด 8มีแบ่งหัวข้อแปดภายในแต่ละหลัก SPARCด้ายสองกลุ่ม (TGs) สี่กระทู้ละ อีกครั้งนะหัวข้ออาจจะ "รอ" อเมริกาเนื่องจากเหตุการณ์เช่นการนางสาว DCACHE นางสาว DTLB หรือข้อมูลอ้างอิง "รับ"ขั้นพยายามค้นหาคำสั่งหนึ่งจากหัวข้อ "พร้อม" ทั้งหมด(การใช้อัลกอริทึม "น้อยที่สุดเมื่อเร็ว ๆ นี้รับ") จากTGs สองดำเนินวงจรทุก ตั้งแต่รับ TG แต่ละอย่างเป็นอิสระ(w.r.t. อื่น TG), มันจะนำไปสู่อันตรายเช่นโหลดคำแนะนำการเบิกจาก TGs ทั้งสองแม้แต่ละSPC มีหน่วยโหลด/ร้านเดียวเท่านั้น อันตรายเหล่านี้ได้รับการแก้ไขใน"ถอดรหัส" ขั้นการ

ผลลัพธ์ (ไทย) 2:

ความล่าช้าในการโหลดใช้งานเป็นสามรอบ มีความล่าช้าหกวงจรสำหรับการดำเนินงานขึ้นอยู่กับ FP
ICACHE
ร่วมกันระหว่างทั้งแปดหัวข้อ ด้ายแต่ละคนมีบัฟเฟอร์การเรียนการสอนของตัวเอง.
เรียกขั้นตอน /
หน่วยเรียกได้ถึงสี่คำสั่งต่อรอบและทำให้พวกเขาลงในบัฟเฟอร์การเรียนการสอนของเธรด กระทู้สามารถในการ "รอ" (เมื่อเทียบกับ "พร้อม") รัฐเนื่องจากการ ITLB พลาด ICACHE พลาดหรือการเรียนการสอนของพวกเขาถูกบัฟเฟอร์เต็มรูปแบบ "น้อย-เมื่อเร็ว ๆ นี้ความจริง" อัลกอริทึมที่ใช้ในการเลือกหนึ่งของ"พร้อม" หัวข้อที่การเรียนการสอนต่อไปจะเรียก. รูป 7 แสดงให้เห็นถึงจำนวนเต็ม / โหลด / ท่อเก็บและแสดงให้เห็นถึงวิธีการที่แตกต่างกันสามารถกระทู้ครอบครองขั้นตอนท่อแตกต่างกันในรอบที่กำหนด ในคำอื่น ๆ หัวข้อที่อินเตอร์ลีระหว่างขั้นตอนท่อมีข้อจำกัด น้อยมาก โหลดเก็บ / และหน่วยจุดลอยร่วมกันระหว่างทั้งแปดหัวข้อ. แปดในแต่ละหัวข้อหลัก SPARC จะแบ่งออกเป็นสองกลุ่มด้าย(TGs) สี่แต่ละหัวข้อ อีกครั้งหนึ่งที่หัวข้ออาจจะอยู่ใน "รอ" รัฐเนื่องจากเหตุการณ์เช่น DCACHE พลาด DTLB พลาดหรือการพึ่งพาข้อมูล "การเลือก" เวทีพยายามที่จะหาคำแนะนำจากทุกหัวข้อ "พร้อม" (โดยใช้ "อย่างน้อยเมื่อเร็ว ๆ นี้ได้รับเลือก" อัลกอริทึม) จากแต่ละสองTGs ที่จะดำเนินการทุกรอบ เนื่องจากแต่ละ TG หยิบอิสระ(wrt อื่น ๆ ที่ TG) ก็สามารถนำไปสู่อันตรายเช่นคำแนะนำในการโหลดถูกเลือกจากทั้งTGs แม้ว่าแต่ละSPC มีเพียงหนึ่งหน่วยโหลด / ร้านค้า อันตรายเหล่านี้ได้รับการแก้ไขในเรื่อง "ถอดรหัส" เวที

ผลลัพธ์ (ไทย) 3:

โหลดใช้แฝงอยู่สามรอบ มีหกวงจรแอบแฝง
งาน FP ขึ้นอยู่กับ การ icache ร่วมกันระหว่าง
8 กระทู้ แต่ละหัวข้อมีบัฟเฟอร์การสอนของตัวเอง เอาเวที
/ หน่วยจะเรียกถึงสี่คำสั่งต่อรอบ
และทำให้พวกเขาในหัวข้อ การบัฟเฟอร์ กระทู้
จะ " รอ " ( ตรงข้ามกับ " พร้อม " ) รัฐ เนื่องจากมี itlb
คุณหนู icache คุณหนูหรือการสอนแบบเต็มรูปแบบ
" อย่างน้อยๆเรียก " วิธีที่ใช้ในการเลือกหนึ่งของ
" พร้อม " หัวข้อที่ติดสอนจะถูกเรียก .
รูปที่ 7 แสดงจำนวนเต็ม / โหลด / ร้านท่อและแสดงให้เห็นถึงวิธีการที่แตกต่างกันสามารถครอบครองขั้นตอนกระทู้

ให้ท่อต่าง ๆ ในรอบ ในคำอื่น ๆหัวข้อที่อัดระหว่าง
ขั้นตอนกับท่อน้อยมาก ข้อจํากัด โหลด / ร้าน
และลอยจุดหน่วยร่วมกัน ระหว่าง ทั้งหมด 8 กระทู้
8 หัวข้อในแต่ละแนวทางหลักแบ่งเป็นสองกลุ่ม ( TGS )
หัวข้อ 4 หัวข้อ แต่ละ อีกครั้ง
กระทู้อาจจะ " รอ " รัฐเนื่องจากเหตุการณ์เช่น
dcache พลาด dtlb คุณหนู หรือข้อมูลอ้างอิง " เลือก "
เวทีพยายามที่จะหาคำแนะนำจาก ทั้งหมดที่ " พร้อม " กระทู้
( ใช้น้อยเพิ่งเลือก " วิธี ) จากแต่ละ
สอง TGS ที่จะรันทุกๆรอบ เนื่องจากแต่ละ TG เลือกอิสระ
( w.r.t. ที่ TG อื่น ๆ ) , มันสามารถนำไปสู่อันตรายเช่น
คําแนะนําโหลดจะถูกเลือกจากทั้ง TGS แม้ว่าแต่ละ
SPC โหลด / ร้านได้เพียงหนึ่งหน่วย อันตรายเหล่านี้จะได้รับการแก้ไขใน
" ถอดรหัส " เวที