The semiconductors of the periodic

The semiconductors of the periodic table of the chemical elements were identified as the most likely materials for a solid-state vacuum tube. Starting with copper oxide, proceeding to germanium, then silicon, the materials were systematically studied in the 1940s and 1950s. Today, monocrystalline silicon is the main substrate used for ICs although some III-V compounds of the periodic table such as gallium arsenide are used for specialized applications like LEDs, lasers, solar cells and the highest-speed integrated circuits. It took decades to perfect methods of creating crystals without defects in the crystalline structure of the semiconducting material.

Semiconductor ICs are fabricated in a layer process which includes three key process steps – imaging, deposition and etching. The main process steps are supplemented by doping and cleaning.

Mono-crystal silicon wafers (or for special applications, silicon on sapphire or gallium arsenide wafers) are used as the substrate. Photolithography is used to mark different areas of the substrate to be doped or to have polysilicon, insulators or metal (typically aluminium) tracks deposited on them.
Integrated circuits are composed of many overlapping layers, each defined by photolithography, and normally shown in different colors. Some layers mark where various dopants are diffused into the substrate (called diffusion layers), some define where additional ions are implanted (implant layers), some define the conductors (polysilicon or metal layers), and some define the connections between the conducting layers (via or contact layers). All components are constructed from a specific combination of these layers.
In a self-aligned CMOS process, a transistor is formed wherever the gate layer (polysilicon or metal) crosses a diffusion layer.
Capacitive structures, in form very much like the parallel conducting plates of a traditional electrical capacitor, are formed according to the area of the "plates", with insulating material between the plates. Capacitors of a wide range of sizes are common on ICs.
Meandering stripes of varying lengths are sometimes used to form on-chip resistors, though most logic circuits do not need any resistors. The ratio of the length of the resistive structure to its width, combined with its sheet resistivity, determines the resistance.
More rarely, inductive structures can be built as tiny on-chip coils, or simulated by gyrators.

Since a CMOS device only draws current on the transition between logic states, CMOS devices consume much less current than bipolar devices.

A random access memory is the most regular type of integrated circuit; the highest density devices are thus memories; but even a microprocessor will have memory on the chip. (See the regular array structure at the bottom of the first image.) Although the structures are intricate – with widths which have been shrinking for decades – the layers remain much thinner than the device widths. The layers of material are fabricated much like a photographic process, although light waves in the visible spectrum cannot be used to "expose" a layer of material, as they would be too large for the features. Thus photons of higher frequencies (typically ultraviolet) are used to create the patterns for each layer. Because each feature is so small, electron microscopes are essential tools for a process engineer who might be debugging a fabrication process.

Each device is tested before packaging using automated test equipment (ATE), in a process known as wafer testing, or wafer probing. The wafer is then cut into rectangular blocks, each of which is called a die. Each good die (plural dice, dies, or die) is then connected into a package using aluminium (or gold) bond wires which are thermosonically bonded[29] to pads, usually found around the edge of the die. . Thermosonic bonding was first introduced by A. Coucoulas which provided a reliable means of forming these vital electrical connections to the outside world. After packaging, the devices go through final testing on the same or similar ATE used during wafer probing. Industrial CT scanning can also be used. Test cost can account for over 25% of the cost of fabrication on lower-cost products, but can be negligible on low-yielding, larger, or higher-cost devices.

As of 2005, a fabrication facility (commonly known as a semiconductor fab) costs over US$1 billion to construct.[30] The cost of a fabrication facility rises over time (Rock's law) because much of the operation is automated. Today, the most advanced processes employ the following techniques:
The wafers are up to 300 mm in diameter (wider than a common dinner plate).
Use of 32 nanometer or smaller chip manufacturing process. Intel, IBM, NEC, and AMD are using ~32 nanometers for their CPU chips. IBM and AMD introduced immersion lithography for their 45 nm processes[31]
Copper interconnects where copper wiring replaces aluminium for interconnects.
Low-K dielectric insulators.
Silicon on insulator (SOI)
Strained silicon in a process used by IBM known as strained silicon directly on insulator (SSDOI)
Multigate devices such as tri-gate transistors being manufactured by Intel from 2011 in their 22 nm process.

ผลลัพธ์ (ไทย) 1:

อิเล็กทรอนิกส์ของตารางธาตุองค์ประกอบทางเคมีได้ระบุเป็นวัสดุที่ในหลอดสูญญากาโซลิดสเตต เริ่มต้น ด้วยออกไซด์ทองแดง ดำเนิน เจอร์เมเนียมแล้วซิลิคอน วัสดุมีระบบศึกษาในช่วงทศวรรษ 1950 และทศวรรษ 1940 โดย วันนี้ ซิลิคอน monocrystalline เป็นพื้นผิวหลักที่ใช้สำหรับ ICs แม้ว่าสารประกอบบาง III V ของตารางธาตุเช่นแกลเลียม arsenide จะใช้สำหรับโปรแกรมประยุกต์เฉพาะเช่น Led เลเซอร์ เซลล์แสงอาทิตย์ และวงจรรวมความเร็วสูง ใช้ทศวรรษที่สมบูรณ์แบบวิธีการสร้างผลึก โดยไม่มีข้อบกพร่องในโครงสร้างผลึกของวัสดุตัวFabricated ICs สารกึ่งตัวนำในกระบวนการชั้นซึ่งประกอบด้วยสามขั้นตอนสำคัญขั้นตอน – ภาพ สะสม และการแกะสลัก ขั้นตอนกระบวนการหลักจะเสริม โดยโดปปิงค์ และทำความสะอาดรับโมโนคริสตัลซิลิคอน (หรือสำหรับใช้งานพิเศษ ซิลิคอนแซฟไฟร์หรือรับแกลเลียม arsenide) ถูกใช้เป็นพื้นผิว Photolithography ถูกใช้เพื่อทำเครื่องหมายพื้นที่แตกต่างกันของพื้นผิวจะ doped หรือ polysilicon ลูกถ้วย หรือฝากบนแทร็คโลหะ (โดยปกติอะลูมิเนียม)รวมวงจรจะประกอบด้วยหลายชั้นทับซ้อนกัน แต่ละกำหนด โดย photolithography และโดยปกติจะแสดงในสีที่แตกต่างกัน ชั้นบางที่ dopants ต่าง ๆ มี diffused เป็นพื้นผิว (เรียกว่าชั้นแพร่), บางหมายกำหนดที่ประจุเพิ่มเติม implanted (รากเทียมชั้น), บางกำหนดเป็นตัวนำ (ชั้น polysilicon หรือโลหะ), และบางกำหนดการเชื่อมต่อระหว่างชั้นทำ (ผ่าน หรือติดต่อชั้น) ส่วนประกอบทั้งหมดถูกสร้างจากชุดของชั้นนี้ในกระบวนการจัดตำแหน่งตัวเอง CMOS ทรานซิสเตอร์จะเกิดขึ้นทุกชั้นแพร่ข้ามชั้นประตู (polysilicon หรือโลหะ)โครงสร้างควบคุม ในฟอร์มมากเช่นขนานทำจานเป็นแบบไฟฟ้าตัวเก็บประจุ เป็นรูปแบบตามพื้นที่ของ "แผ่น" ด้วยฉนวนวัสดุระหว่างแผ่น ตัวเก็บประจุขนาดหลากหลายอยู่ทั่วไปบน ICsบางครั้งจะใช้ลายคดเคี้ยวของความยาวแตกต่างกันไปในชิป resistors แม้ว่าวงจรตรรกะส่วนใหญ่ไม่จำเป็น resistors ใด ๆ อัตราส่วนของความยาวของโครงสร้างหน้าความกว้าง รวมเข้ากับความต้านทานของแผ่น กำหนดความต้านทานที่ไม่ค่อยมาก โครงสร้างเชิงอุปนัยสามารถสร้างเป็นขดลวดเล็ก ๆ บนชิป หรือจำลอง โดย gyratorsเนื่องจากอุปกรณ์ CMOS เฉพาะวาดปัจจุบันในการเปลี่ยนแปลงระหว่างอเมริกาตรรกะ อุปกรณ์ CMOS ใช้ปัจจุบันมากน้อยกว่าอุปกรณ์ไฟที่ไบโพลาร์หน่วยความจำเข้าถึงโดยสุ่มแบบเป็นชนิดทั่วของวงจรรวม อุปกรณ์ความหนาแน่นสูงสุดความทรงจำ แต่แม้ว่าหน่วยประมวลผลจะมีหน่วยความจำบนตัวชิป (ดูโครงสร้างอาร์เรย์ปกติที่ด้านล่างของรูปแรก) แม้ว่าโครงสร้างซับซ้อน – มีความกว้างที่มีการหดตัวในทศวรรษที่ผ่านมา – ชั้นยังคงมากบางกว่าความกว้างของอุปกรณ์ ชั้นวัสดุ fabricated มากเช่นกระบวนการถ่ายภาพ แม้ว่าไม่สามารถใช้คลื่นแสงในสเปกตรัมมองเห็นได้ "เปิดเผย" ชั้นวัสดุ ตามที่พวกเขาจะใหญ่เกินไปสำหรับลักษณะการทำงาน Photons ความถี่สูง (โดยทั่วไปรังสีอัลตราไวโอเลต) จึง ถูกใช้เพื่อสร้างรูปแบบสำหรับแต่ละชั้น เนื่องจากคุณลักษณะของแต่ละขนาดเล็ก กล้องจุลทรรศน์อิเล็กตรอนเป็นเครื่องมือที่จำเป็นสำหรับวิศวกรเป็นกระบวนการที่อาจจะตรวจแก้จุดบกพร่องกระบวนการผลิตแต่ละอุปกรณ์มีทดสอบก่อนการใช้บรรจุภัณฑ์อัตโนมัติอุปกรณ์ทดสอบ (ATE), กระบวนการที่เรียกว่าการทดสอบแผ่นเวเฟอร์ หรือแผ่นเวเฟอร์โดยอาศัย แล้วมีตัดแผ่นเวเฟอร์ที่เป็นบล็อกสี่เหลี่ยม ซึ่งเรียกว่าความตาย ตายละดี (ลูกเต๋าพหูพจน์ ตาย หรือตาย) แล้วเชื่อมต่อเป็นแพคเกจโดยใช้สายพันธะอะลูมิเนียม (หรือทอง) ซึ่งเป็น thermosonically ที่ถูกผูกมัด [29] การแผ่น มักพบรอบขอบของตาย . งาน Thermosonic ถูกนำมาใช้ครั้งแรก โดย A. Coucoulas ซึ่งมีวิธีการที่เชื่อถือได้ของการเชื่อมต่อไฟฟ้าเหล่านี้สำคัญกับโลกภายนอก หลังจากบรรจุภัณฑ์ อุปกรณ์ผ่านการทดสอบขั้นสุดท้ายบน ATE เหมือน หรือคล้ายกันที่ใช้ในระหว่างการตรวจสอบพื้นแผ่นเวเฟอร์ CT สแกนอุตสาหกรรมยังสามารถใช้ ต้นทุนการทดสอบสามารถบัญชีกว่า 25% ของต้นทุนการผลิตในผลิตภัณฑ์ต้นทุนต่ำ แต่สามารถระยะบนอุปกรณ์ผล ผลิตต่ำ ใหญ่ หรือต้น ทุนสูงณ ปี 2005 สิ่งอำนวยความสะดวกการผลิต (โดยทั่วไปเรียกว่า fab สารกึ่งตัวนำ) ต้นทุนมากกว่า 1 พันล้าน เหรียญ สหรัฐฯ เพื่อสร้าง[30] ต้นทุนของการผลิตสิ่งอำนวยความสะดวกเพิ่มขึ้นช่วงเวลา (กฎหมายของหิน) เพราะมากของการดำเนินงานเป็นไปโดยอัตโนมัติ วันนี้ กระบวนการขั้นสูงสุดใช้เทคนิคต่อไปนี้:รับได้ถึง 300 มม.เส้นผ่านศูนย์กลาง (กว้างกว่าจานเย็นทั่วไป)ใช้ 32 nanometer หรือชิปที่มีขนาดเล็กกว่ากระบวนการผลิต Intel, IBM, NEC และ AMD ใช้ ~ 32 nanometers ชิป CPU ของตน IBM และ AMD แนะนำแช่ภาพพิมพ์หินสำหรับการกระบวน nm 45 [31]ทองแดงเชื่อมต่อที่อะลูมิเนียมแทนสายทองแดงสำหรับเชื่อมต่อK ต่ำเป็นฉนวนลูกถ้วยซิลิคอนบนฉนวน (ซอย)ซิลิคอนเครียดในกระบวนการใช้ IBM เป็นซิลิคอนเครียดบนฉนวนกันความร้อน (SSDOI)อุปกรณ์ multigate เช่น transistors tri-ประตูที่ถูกผลิต โดย Intel จาก 2011 ในกระบวนการ 22 นาโนเมตร

ผลลัพธ์ (ไทย) 2:

เซมิคอนดักเตอร์ของตารางธาตุขององค์ประกอบทางเคมีที่ถูกระบุว่าเป็นวัสดุที่มีแนวโน้มมากที่สุดสำหรับหลอดสูญญากาศสถานะของแข็ง เริ่มต้นด้วยทองแดงออกไซด์ดำเนินการเจอร์เมเนียมแล้วซิลิโคนวัสดุที่ได้รับการศึกษาอย่างเป็นระบบในปี 1940 และปี 1950 วันนี้ซิลิกอน monocrystalline เป็นสารตั้งต้นหลักที่ใช้สำหรับวงจรรวมแม้ว่าบางสารประกอบ III-V ของตารางธาตุเช่นแกลเลียม arsenide ถูกนำมาใช้สำหรับการใช้งานเฉพาะเช่นไฟ LED, เลเซอร์, เซลล์แสงอาทิตย์และแผงวงจรความเร็วสูงสุด มันต้องใช้เวลานานหลายทศวรรษกับวิธีการที่สมบูรณ์แบบของการสร้างผลึกโดยไม่ต้องข้อบกพร่องในโครงสร้างผลึกของวัสดุกึ่งตัวนำวงจรรวมเซมิคอนดักเตอร์ที่ประดิษฐ์ในกระบวนการชั้นซึ่งรวมถึงสามขั้นตอนขั้นตอนที่สำคัญ - การถ่ายภาพการสะสมและการแกะสลัก ขั้นตอนกระบวนการหลักจะตบท้ายด้วยยาสลบและการทำความสะอาดเวเฟอร์ซิลิกอนโมโนคริสตัล (หรือสำหรับการใช้งานพิเศษในซิลิกอนไพลินหรือแกลเลียม arsenide เวเฟอร์) จะถูกนำมาใช้เป็นสารตั้งต้น photolithography จะใช้ในการทำเครื่องหมายในพื้นที่ที่แตกต่างกันของพื้นผิวที่จะเจือหรือมีฉนวนโพลีซิลิคอนหรือโลหะ (ปกติอลูมิเนียม) แทร็คที่นำไปฝากไว้กับพวกเขาวงจรแบบบูรณาการจะประกอบด้วยชั้นซ้อนกันหลายแต่ละที่กำหนดโดย photolithography และแสดงปกติในสีที่แตกต่างกัน . ชั้นบางทำเครื่องหมายที่สารเจือปนต่างๆจะกระจายเข้าไปในพื้นผิว (หรือเรียกว่าชั้นแพร่) บางกำหนดที่อิออนมีการฝัง (ชั้นรากเทียม) บางกำหนดตัวนำ (โพลีซิลิคอนหรือโลหะชั้น) และบางส่วนกำหนดเชื่อมต่อระหว่างชั้นการดำเนินการ ( ผ่านหรือชั้นติดต่อ) ชิ้นส่วนทั้งหมดจะถูกสร้างขึ้นมาจากการรวมกันที่เฉพาะเจาะจงของชั้นเหล่านี้ในกระบวนการ CMOS ตนเองชิดทรานซิสเตอร์จะเกิดขึ้นที่ใดก็ตามที่ประตูชั้น (โพลีซิลิคอนหรือโลหะ) ข้ามชั้นการกระจายโครงสร้าง Capacitive ในรูปแบบมากเช่นแผ่นตัวนำขนาน ของตัวเก็บประจุไฟฟ้าแบบดั้งเดิมที่เกิดขึ้นตามพื้นที่ของ "แผ่น" ด้วยวัสดุฉนวนระหว่างแผ่นเปลือกโลก ตัวเก็บประจุแบบที่หลากหลายของขนาดที่มีทั่วไปในวงจรรวมเลี้ยวลดลายของความยาวแตกต่างกันบางครั้งใช้ในรูปแบบตัวต้านทานบนชิปแม้ที่สุดวงจรตรรกะไม่จำเป็นต้องต้านทานใด ๆ อัตราส่วนของความยาวของโครงสร้างทานความกว้างรวมกับแผ่นความต้านทานของมันเป็นตัวกำหนดความต้านทานอื่น ๆ ไม่ค่อยโครงสร้างอุปนัยสามารถสร้างเป็นขดลวดเล็ก ๆ บนชิปหรือจำลองโดย gyrators ตั้งแต่อุปกรณ์ CMOS เพียงดึงปัจจุบัน เกี่ยวกับการเปลี่ยนแปลงระหว่างลอจิกอุปกรณ์ CMOS บริโภคในปัจจุบันมากน้อยกว่าสองขั้วอุปกรณ์หน่วยความจำเข้าถึงโดยสุ่มเป็นชนิดที่ปกติที่สุดของวงจรรวม; อุปกรณ์ความหนาแน่นสูงสุดจึงทรงจำ; แต่แม้ไมโครโปรเซสเซอร์จะมีหน่วยความจำบนชิป (ดูโครงสร้างอาร์เรย์ปกติที่ด้านล่างของภาพแรก.) แม้ว่าโครงสร้างที่มีความซับซ้อน - มีความกว้างที่ได้รับการหดตัวมานานหลายทศวรรษ - ชั้นยังคงผอมกว่าความกว้างของอุปกรณ์ ชั้นของวัสดุที่ประดิษฐ์มากเช่นกระบวนการถ่ายภาพแม้ว่าคลื่นแสงในสเปกตรัมที่มองเห็นได้ไม่สามารถนำมาใช้เพื่อ "เผย" ชั้นของวัสดุที่พวกเขาจะมีขนาดใหญ่เกินไปสำหรับคุณสมบัติ ดังนั้นโฟตอนของความถี่ที่สูงขึ้น (โดยทั่วไปรังสีอัลตราไวโอเลต) จะใช้ในการสร้างรูปแบบสำหรับแต่ละชั้น เพราะแต่ละคุณลักษณะที่มีขนาดเล็กเช่นกล้องจุลทรรศน์อิเล็กตรอนเป็นเครื่องมือที่จำเป็นสำหรับวิศวกรกระบวนการที่อาจจะแก้จุดบกพร่องกระบวนการผลิตอุปกรณ์แต่ละตัวได้รับการทดสอบก่อนที่จะบรรจุภัณฑ์โดยใช้อุปกรณ์ทดสอบอัตโนมัติ (ATE) ในกระบวนการที่เรียกว่าการทดสอบเวเฟอร์หรือเวเฟอร์ละเอียด เวเฟอร์ที่ถูกตัดแล้วเป็นบล็อกสี่เหลี่ยมแต่ละที่เรียกว่าตาย แต่ละตายดี (ลูกเต๋าพหูพจน์ตายหรือตาย) มีการเชื่อมต่อจากนั้นเป็นแพคเกจโดยใช้สายไฟอลูมิเนียม (หรือทอง) พันธบัตรซึ่งจะถูกผูกมัด thermosonically [29] เพื่อแผ่นมักจะพบรอบขอบของตาย . พันธะ Thermosonic เป็นครั้งแรกโดยเอ Coucoulas ซึ่งให้ความหมายที่เชื่อถือได้ของการสร้างการเชื่อมต่อไฟฟ้าเหล่านี้มีความสำคัญต่อโลกภายนอก หลังจากที่บรรจุภัณฑ์อุปกรณ์ที่ผ่านการทดสอบขั้นสุดท้ายเมื่อวันที่เดียวกันหรือคล้ายกันกินใช้ในระหว่างเวเฟอร์ละเอียด อุตสาหกรรม CT สแกนยังสามารถใช้ ค่าใช้จ่ายในการทดสอบจะมีสัดส่วนกว่า 25% ของค่าใช้จ่ายของการผลิตเกี่ยวกับผลิตภัณฑ์ต้นทุนต่ำ แต่สามารถเล็กน้อยบนอุปกรณ์ต่ำผลผลิตมีขนาดใหญ่หรือสูงกว่าค่าใช้จ่ายในขณะที่ 2005 โรงงานผลิต (หรือที่เรียกกันทั่วไปว่าเป็น Fab เซมิคอนดักเตอร์ ) ค่าใช้จ่ายกว่า 1 พันล้านดอลลาร์ในการสร้าง. [30] ค่าใช้จ่ายของโรงงานผลิตเพิ่มขึ้นเมื่อเวลาผ่านไป (กฎของร็อค) เพราะมากของการดำเนินการเป็นไปโดยอัตโนมัติ วันนี้กระบวนการที่ทันสมัยที่สุดใช้เทคนิคต่อไปนี้: ช็อคโกแลตที่มีความสูงถึง 300 มม (กว้างกว่าจานอาหารค่ำร่วมกัน) การใช้ 32 นาโนเมตรหรือเล็กกระบวนการผลิตชิป Intel, IBM, NEC, และเอเอ็มดีกำลังใช้ ~ 32 นาโนเมตรสำหรับชิปซีพียูของพวกเขา ไอบีเอ็มและเอเอ็มดีเปิดตัวแช่พิมพ์หิน 45 นาโนเมตรกระบวนการของพวกเขา [31] เชื่อมทองแดงที่สายทองแดงแทนที่อลูมิเนียมสำหรับการเชื่อมต่อต่ำ-K ฉนวนอิเล็กทริกซิลิกอนในฉนวนกันความร้อน (SOI) เครียดซิลิกอนในกระบวนการที่ใช้โดย IBM ที่เรียกว่าซิลิกอนเครียดโดยตรงบน ฉนวนกันความร้อน (SSDOI) อุปกรณ์ Multigate เช่นทรานซิสเตอร์ Tri-ประตูถูกผลิตโดย Intel จาก 2011 ในกระบวนการ 22 นาโนเมตรของพวกเขา

ผลลัพธ์ (ไทย) 3:

ด้านเซมิคอนดักเตอร์ของตารางธาตุขององค์ประกอบทางเคมีที่ถูกระบุว่าเป็นวัสดุที่ใช้มากที่สุดสำหรับหลอดสุญญากาศของของแข็ง . เริ่มด้วยคอปเปอร์ออกไซด์ , ดำเนินการกับสีผึ้ง แล้วซิลิโคนวัสดุการศึกษาในทศวรรษ 1950 อย่างเป็นระบบ และ วันนี้monocrystalline ซิลิคอนเป็นวัสดุหลักที่ใช้ ICS แต่บาง iii-v สารประกอบของตารางธาตุเช่นแกลเลียมอาร์เซไนด์จะใช้สำหรับการใช้งานพิเศษเช่นไฟ LED , เลเซอร์ , เซลล์แสงอาทิตย์และความเร็วสูงแบบรวมวงจร มันใช้เวลาหลายทศวรรษที่จะวิธีการที่สมบูรณ์แบบของการสร้างผลึกไม่มีข้อบกพร่องในโครงสร้างของวัสดุกึ่งตัวนำ .

ไอซีสารกึ่งตัวนำจะประดิษฐ์ในชั้นกระบวนการซึ่งประกอบด้วยหลักสามขั้นตอน กระบวนการ และภาพ , สะสมและแกะสลัก . ขั้นตอนกระบวนการหลักเสริมด้วยการเติมและทำความสะอาด

เดียวผลึกซิลิคอนเวเฟอร์ ( หรือสำหรับการใช้งานพิเศษในแซฟไฟร์หรือเวเฟอร์ซิลิคอนแกลเลียมอาร์เซไนด์ ) ใช้เป็นวัตถุดิบ43 ใช้เครื่องหมายพื้นที่ที่แตกต่างของพื้นผิวได้ด้วย หรือ มี Polysilicon , ฉนวนหรือโลหะ ( โดยปกติอลูมิเนียม ) เพลงที่ฝากไว้กับพวกเขา .
วงจรรวมที่มีจำนวนซ้อนกันหลายๆชั้น แต่ละที่กำหนดโดย 43 และโดยปกติจะแสดงในสีที่แตกต่างกันบางชั้น เครื่องหมาย ที่ ใน ต่างๆ กระจายเข้าไปในพื้นผิว ( เรียกว่าชั้นกระจาย ) มีกำหนดที่จะฝังไอออนเพิ่มเติม ( ( ชั้น ) มีกำหนดไฟฟ้า ( Polysilicon หรือโลหะชั้น ) และมีการกำหนดการเชื่อมต่อระหว่างชั้น ( ผ่านหรือติดต่อชั้น ) ชิ้นส่วนทั้งหมดจะถูกสร้างขึ้นจากการรวมกันโดยเฉพาะ
ชั้นเหล่านี้ใน self-aligned CMOS กระบวนการ ทรานซิสเตอร์จะเกิดขึ้นที่ประตูชั้น ( Polysilicon หรือโลหะ ) ข้ามชั้นการแพร่ .
โครงสร้างแบบในรูปแบบมากเช่นขนานจัดจานแบบไฟฟ้าตัวเก็บประจุจะเกิดขึ้นตามพื้นที่ของ " จาน " กับวัสดุฉนวนระหว่างแผ่น ตัวเก็บประจุในช่วงกว้างของขนาดทั่วไปบน ICS .
ลายคดเคี้ยวของความยาวที่แตกต่างกันบางครั้งใช้รูปตัวบน แม้ว่าวงจรตรรกส่วนใหญ่ไม่ได้ต้องการตัว อัตราส่วนของความยาวของโครงสร้างตัวต้านทานต่อความกว้างของแผ่น รวมกับค่าความต้านทาน , กําหนดต้านทาน .
มากน้อย โครงสร้าง โดยสามารถสร้างเป็นขดลวดบนเล็ก หรือผลจาก gyrators .

เนื่องจากอุปกรณ์ CMOS เพียงเสมอปัจจุบันในการเปลี่ยนระหว่างรัฐตรรกะ , CMOS อุปกรณ์สิ้นเปลือง น้อยมาก ปัจจุบันมีอุปกรณ์มากกว่า

การเข้าถึงหน่วยความจำแบบสุ่มเป็นชนิดที่ปกติที่สุดของวงจรรวม ; ความหนาแน่นสูงอุปกรณ์จึงมีความทรงจำ แต่ไมโครโปรเซสเซอร์จะมีหน่วยความจำในชิป ( ดูโครงสร้างอาร์เรย์ปกติที่ด้านล่างของภาพแรกแม้ว่าโครงสร้างซับซ้อนและความกว้างซึ่งมีการหดตัวสำหรับทศวรรษที่ผ่านมาและชั้นยังคงอยู่มากบางกว่าอุปกรณ์ความกว้าง . ชั้นของวัสดุที่ประดิษฐ์เหมือนกระบวนการถ่ายภาพ แม้คลื่นแสงในสเปกตรัมที่มองเห็นไม่ได้ใช้ " เปิดเผย " ชั้นของวัสดุที่พวกเขาจะมีขนาดใหญ่เกินไปสำหรับคุณสมบัติดังนั้นโฟตอนของความถี่สูง ( โดยปกติอัลตราไวโอเลต ) จะใช้ในการสร้างรูปแบบสำหรับแต่ละชั้น เพราะแต่ละคุณลักษณะมีขนาดเล็ก ดังนั้น กล้องจุลทรรศน์อิเล็กตรอนเป็นเครื่องมือที่จำเป็นสำหรับการเป็นวิศวกรกระบวนการที่อาจจะแก้ไขกระบวนการผลิต

อุปกรณ์แต่ละการทดสอบก่อนที่จะบรรจุภัณฑ์โดยใช้อุปกรณ์ทดสอบอัตโนมัติ ( กิน ) ในกระบวนการที่เรียกว่าการทดสอบเวเฟอร์หรือเวเฟอร์ สำรวจเวเฟอร์แล้วตัดเป็นสี่เหลี่ยมบล็อกแต่ละคนซึ่งจะเรียกว่าตาย แต่ละดีตาย ( พหูพจน์ลูกเต๋า , ตาย หรือตาย ) แล้วเชื่อมในแพคเกจการใช้สารส้ม ( หรือทอง ) พันธบัตรลวดซึ่ง thermosonically ผูกมัด [ 29 ] แผ่นมักจะพบรอบขอบของตาย . thermosonic เชื่อมเป็นครั้งแรกโดยcoucoulas ซึ่งให้วิธีการความน่าเชื่อถือของรูปเหล่านี้ที่สำคัญไฟฟ้าเชื่อมต่อกับโลกภายนอก หลังจากบรรจุอุปกรณ์ที่ผ่านการทดสอบขั้นสุดท้ายในเดียวกันหรือคล้ายกันกินเวเฟอร์ใช้ในการ . อุตสาหกรรม CT สแกนยังสามารถใช้ ค่าใช้จ่ายการทดสอบสามารถบัญชีสำหรับ 25% ของต้นทุนของการผลิตสินค้าต้นทุนต่ำ แต่สามารถโดยให้ผลผลิตต่ำขนาดใหญ่หรือสูงกว่าต้นทุนอุปกรณ์

เป็น 2005 ผลิตสิ่งอำนวยความสะดวก ( ที่รู้จักกันทั่วไปเป็นเซมิคอนดักเตอร์ FAB ) ค่าใช้จ่ายเกิน US $ 1 พันล้านในการสร้าง [ 30 ] ต้นทุนของการผลิตสิ่งอำนวยความสะดวกที่เพิ่มขึ้นตลอดเวลา ( กฎหมายของหิน ) เพราะมากของการทำงานอัตโนมัติ วันนี้กระบวนการขั้นสูงส่วนใหญ่ใช้เทคนิคต่อไปนี้ :
เวเฟอร์ได้ถึง 300 มม. ( กว้างกว่าอาหารทั่วไป
จาน )ใช้ 32 นาโนเมตร หรือเล็กกว่าชิปกระบวนการผลิต Intel , IBM , NEC , AMD ใช้ ~ 32 นาโนเมตรสำหรับชิป CPU ของตน ไอบีเอ็มและเอเอ็มดีแช่หินสำหรับ nm 45 กระบวนการ [ 31 ]
ทองแดงเชื่อมต่อที่สายไฟทองแดงอลูมิเนียมเชื่อมแทน .
low-k ฉนวนลูกถ้วยฉนวนในซิลิคอน .

( ซอย )ตึงซิลิคอนในกระบวนการที่ใช้ IBM เรียกว่าตึงซิลิคอนโดยตรงสำหรับ ssdoi )
อุปกรณ์ multigate เช่นไตรทรานซิสเตอร์ประตูถูกผลิตโดย Intel จาก 2011 ในกระบวนการนาโนเมตร
22