By shifting n delay elements from t

By shifting n delay elements from the input to the output of the upper
multiplexer and by merging the two parallel delay blocks in the input stream
of v, the hardware structure can be further simplified (Figure 7.3.8).This new
structure is called a delay commutator. In this configuration. the multiplexers
connect the two data streams crossed or in parallel, alternating every n clock
cycles.

ผลลัพธ์ (ไทย) 1:

โดยองค์ประกอบ n ความล่าช้าจากการส่งออกของส่วนบนmultiplexer และ ด้วยการผสานสองบล็อกแบบขนานความล่าช้าในการป้อนข้อมูลสตรีมของ v โครงสร้างฮาร์ดแวร์ได้เพิ่มเติมประยุกต์ (รูป 7.3.8) ใหม่นี้ โครงสร้างเรียกว่า commutator มีความล่าช้า ในการกำหนดค่านี้ ตัวการเชื่อมต่อกระแสข้อมูลที่สองข้าม หรือ ขนาน นาฬิกาทุก n สลับกันรอบ

ผลลัพธ์ (ไทย) 2:

โดยขยับองค์ประกอบ n ล่าช้าจากการป้อนข้อมูลเพื่อการส่งออกของบน
Multiplexer และโดยการควบรวมสองช่วงตึกล่าช้าขนานในกระแสการป้อนข้อมูล
ของ V โครงสร้างฮาร์ดแวร์สามารถทำให้ง่ายขึ้น (รูปที่ 7.3.8) สิ่งอำนวยใหม่
โครงสร้างที่เรียกว่า ล่าช้าสับเปลี่ยน ในการกำหนดค่านี้ multiplexers
เชื่อมต่อทั้งสองกระแสข้อมูลข้ามหรือในแบบคู่ขนานสลับทุกนาฬิกา n
รอบ

ผลลัพธ์ (ไทย) 3:

โดยขยับ N ล่าช้าองค์ประกอบจากการป้อนข้อมูลเพื่อออกบนเพล็กซ์และโดยการรวมสองขนานล่าช้าในช่วงกระแสอินพุตวี โครงสร้างฮาร์ดแวร์สามารถต่อง่าย ( รูปที่ 7.3.8 ) ใหม่โครงสร้างที่เรียกว่าการแลกเปลี่ยน . ในการตั้งค่านี้ การมัลติเพล็กเซอร์เชื่อมต่อสองกระแสข้อมูลข้ามหรือขนานสลับทุก n นาฬิการอบ