VHDL is considered to be a strongly

VHDL is considered to be a strongly typed language. Connected signals must be of the same type

ผลลัพธ์ (ไทย) 1:

VHDL จะถือเป็นภาษาอย่างยิ่งตัวพิมพ์ สัญญาณเชื่อมต่อต้องเป็นชนิดเดียวกัน

ผลลัพธ์ (ไทย) 2:

VHDL จะถือเป็นภาษาพิมพ์มั่น สัญญาณเชื่อมต่อจะต้องเป็นชนิดเดียวกัน

ผลลัพธ์ (ไทย) 3:

ภาษาถือเป็นขอพิมพ์ภาษา สัญญาณเชื่อมต่อต้องเป็นชนิดเดียวกัน