The advantage of the asynchronous c

The advantage of the asynchronous counter is the simplicity of the hardware. There is no combinational logic required. The disadvantage is speed. The state of the system is not established until all of the flip flops have completed their transition, which, in this case, is four flip flop delays. If the counter were larger or the clock faster, it might not reach its final state until after the next negative clock transition. In that case, its value would not be available for other parts of the system at the next clock. Also, care must be taken when using outputs from this counter since it goes through unintended states. For example, a close inspection of the timing diagram as the counter moves from state 7 to state 8, the shaded area in Figure 7.11, shows that it is in state 6, state 4, and then state 0 before flip flop D goes to 1 and it reaches state 8. These short periods are not important if the outputs are used to light a display or as the inputs to a clocked flip flop, but they could produce spikes that would trigger a flip flop if used as a clock or Count input.

ผลลัพธ์ (ไทย) 1:

ประโยชน์ของเคาน์เตอร์แบบอะซิงโครนัสคือ ความเรียบง่ายของฮาร์ดแวร์ มีวงจรไม่จำเป็น ข้อเสียคือ ความเร็ว สถานะของระบบจะไม่สร้างจนกว่าทั้งหมดของ flip flops ได้เสร็จสิ้นการเปลี่ยนแปลงของพวกเขา ซึ่ง ในกรณีนี้ ความล่าช้า flop flip สี่ ถ้าที่เคาน์เตอร์มีขนาดใหญ่ หรือนาฬิกาเร็วขึ้น มันอาจไม่ถึง พิจารณาของรัฐจนหลังจากเปลี่ยนนาฬิกาลบถัดไป ในกรณีที่ ค่าจะไม่พร้อมใช้งานสำหรับส่วนอื่น ๆ ของระบบที่นาฬิกาถัดไป ยัง ที่ได้เมื่อใช้ผลลัพธ์ที่ได้จากตัวนับนี้ตั้งแต่มันไปถึงอเมริกาไม่ได้ตั้งใจ ตัวอย่างเช่น ตรวจสอบความใกล้ชิดของไดอะแกรมเวลาเป็นตัวนับจากรัฐ 7 ย้ายไปรัฐ 8 พื้นที่แรเงาในรูปที่ 7.11 แสดงว่า อยู่ในสถานะ 6 รัฐ 4 แล้ว สถานะ 0 ก่อนไป flip flop D 1 และมันถึงสถานะ 8 เวลาสั้น ๆ ที่ไม่สำคัญถ้าจะใช้ผลแสงจอแสดงผล หรือเป็นอินพุตที่ตอก flip flop แต่พวกเขา สามารถผลิตไฟฟ้าฯ ที่จะทริกเกอร์การ flop flip ถ้าใช้เป็นนาฬิกาหรือจำนวน อินพุต

ผลลัพธ์ (ไทย) 2:

ข้อได้เปรียบของเคาน์เตอร์ตรงกันคือความเรียบง่ายของฮาร์ดแวร์ มีตรรกะผสมไม่จำเป็นต้องเป็น ข้อเสียคือความเร็ว สถานะของระบบจะไม่เป็นที่ยอมรับจนทุกชั้น Ops FL IP ได้เสร็จสิ้นการเปลี่ยนแปลงของพวกเขาซึ่งในกรณีนี้คือสี่ชั้น IP FL ความล่าช้าสหกรณ์ ถ้านับเป็นขนาดใหญ่หรือนาฬิกาได้เร็วขึ้นก็อาจจะไม่เข้าถึงสภาวะ Fi NAL จนกระทั่งหลังจากการเปลี่ยนแปลงนาฬิกาเชิงลบต่อไป ในกรณีที่ค่าของมันจะไม่สามารถใช้ได้สำหรับส่วนอื่น ๆ ของระบบที่นาฬิกาถัดไป นอกจากนี้ต้องระมัดระวังเป็นพิเศษเมื่อใช้เอาท์พุทจากเคาน์เตอร์นี้เพราะมันจะผ่านไปรัฐที่ไม่ได้ตั้งใจ ยกตัวอย่างเช่นการตรวจสอบอย่างใกล้ชิดของแผนภาพระยะเวลาเป็นย้ายเคาน์เตอร์จากรัฐ 7 รัฐ 8 พื้นที่สีเทาในรูปที่ 7.11 แสดงให้เห็นว่ามันมีอยู่ในรัฐ 6 รัฐ 4 แล้วรัฐ 0 ก่อนที่ฟลอริด้า IP FL op D ไป 1 และมันถึงรัฐ 8. ระยะเวลาสั้น ๆ เหล่านี้จะไม่สำคัญหากผลที่ใช้ในการแสดงผลแสงหรือเป็นปัจจัยการผลิตที่จะโอเวอร์คล็อกชั้น IP FL op แต่พวกเขาสามารถผลิตแหลมที่จะเรียก FL IP FL op ถ้าใช้เป็นนาฬิกาหรือนับการป้อนข้อมูล .