In order to implement parallel read

In order to implement parallel readout of all DRS4 channels, an 8 channel ADC is required. The pinout of the DRS4 chip is matched to the AD92x2 family of 8 channel ADCs from Analog Devices. Therefore the AD9212 ADC was chosen, which offers 10-bit resolution at sampling speeds up to 65 MSPS. When implementing continuous sampling of the transparent mode output, the Nyquist-Shannon sampling theorem has to be considered. In this case, since the transparent mode bandwidth is 50 MHz, a sampling rate of at least 100 MSPS is required, which is more than one single ADC can deliver. To maximize the information content, we use two ADCs in parallel, being clocked 180 degrees out of phase. Since the AD9212 chip has a differential clock input, a 180 degree phase shift is realized by simply flipping the positive and negative line on the printed circuit board (PCB). Fig. 4 illustrates the solution. Careful PCB design minimizes the clock skew between the two ADCs and ensures the ADCs are clocked with a phase of 180 degrees. In the FPGA, the two data streams from the ADC are deserialized and interleaved, yielding 120 MSPS if the ADCs are run at 60 MSPS each.

ผลลัพธ์ (ไทย) 1:

ต้น readout ขนานช่อง DRS4 ทั้งหมด ช่อง 8 เป็น ADC จะต้อง Pinout ของชิป DRS4 เหมาะกับครอบครัว AD92x2 ของช่อง 8 ADCs จากอุปกรณ์แอนะล็อก ดังนั้น AD9212 ADC ถูกเลือก ซึ่งมีความละเอียด 10 บิตที่ความเร็วในการสุ่มตัวอย่าง MSPS ถึง 65 เมื่อใช้การสุ่มตัวอย่างอย่างต่อเนื่องของการแสดงผลโหมดโปร่งใส ทฤษฎีบทสุ่ม Nyquist แชนนอนได้จะถือว่า ในกรณีนี้ เนื่องจากแบนด์วิดท์ที่โปร่งใสโหมด 50 MHz อัตราสุ่มตัวอย่างอย่างน้อย 100 MSPS จำเป็น ซึ่งเป็น ADC หนึ่งเดียวสามารถส่งได้ การเพิ่มเนื้อหาข้อมูล เราใช้ ADCs สองขนาน ถูกเวอร์คล็อก 180 องศาจากระยะ เนื่องจากชิ AD9212 มีอินพุตส่วนนาฬิกา 180 องศากะระยะถูกรับรู้ โดยเพียงแค่พลิกบรรทัดค่าบวก และค่าลบบนแผ่นวงจรพิมพ์ (PCB) Fig. 4 แสดงการแก้ปัญหา ออกแบบ PCB ระมัดระวังลดต้นฉบับเอียงอัตโนมัติระหว่าง ADCs สองนาฬิกา และใจ ADCs จะโอเวอร์คล็อก ด้วยระยะองศา ใน FPGA ข้อมูลสองจาก ADC มี deserialized และ แผนที่ ผลผลิต 120 MSPS ถ้า ADCs จะรันที่ 60 MSPS

ผลลัพธ์ (ไทย) 2:

เพื่อที่จะดำเนินการอ่านข้อมูลแบบขนานของช่อง DRS4 ท​​ั้งหมด 8 ช่อง ADC จะต้อง pinout ชิป DRS4 จะถูกจับคู่กับครอบครัว AD92x2 8 ช่อง ADCs จากอุปกรณ์อะนาล็อก ดังนั้น AD9212 เอดีซีได้รับการแต่งตั้งซึ่งมีความละเอียด 10 บิตที่ความเร็วสุ่มตัวอย่างถึง 65 MSPS เมื่อดำเนินการเก็บตัวอย่างต่อเนื่องของการส่งออกโหมดโปร่งใสทฤษฎีบทสุ่มตัวอย่าง Nyquist-แชนนอนจะต้องมีการพิจารณา ในกรณีนี้เนื่องจากแบนด์วิดธ์โหมดโปร่งใสคือ 50 MHz, อัตราการสุ่มตัวอย่างอย่างน้อย 100 MSPS ที่จำเป็นซึ่งเป็นมากกว่าหนึ่ง ADC เดียวสามารถส่งมอบ เพื่อเพิ่มเนื้อหาข้อมูลที่เราใช้สอง ADCs ในแบบคู่ขนานการโอเวอร์คล็อก 180 องศาออกจากเฟส ตั้งแต่ชิป AD9212 มีการป้อนข้อมูลนาฬิกาที่แตกต่างกัน, การเปลี่ยนเฟส 180 องศาเป็นตระหนักโดยเพียงแค่พลิกสายในเชิงบวกและเชิงลบเกี่ยวกับแผงวงจรพิมพ์ (PCB) มะเดื่อ แสดงให้เห็นถึงวิธีการแก้ปัญหา 4 ออกแบบ PCB ระวังลดเอียงนาฬิการะหว่างสอง ADCs และสร้างความมั่นใจ ADCs มีการโอเวอร์คล็อกที่มีขั้นตอนของการ 180 องศา ใน FPGA ทั้งสองกระแสข้อมูลจาก ADC จะ deserialized และอัดน่วม 120 MSPS ถ้า ADCs จะดำเนินการที่ 60 MSPS แต่ละ

ผลลัพธ์ (ไทย) 3:

เพื่อใช้ในการอ่านข้อมูลแบบขนานของช่อง drs4 ทั้งหมด 8 ช่องสัญญาณที่ถูกต้อง ที่ขั้วต่อของ drs4 ชิปคือการจับคู่กับครอบครัว ad92x2 8 ช่อง adcs จากอุปกรณ์อะนาล็อก ดังนั้น ad9212 ADC ถูกเลือก ซึ่งมีความละเอียด 10 บิตที่ความเร็วสูงถึง 65 คน msps . เมื่อมีการใช้อย่างต่อเนื่องของจำนวนการแสดงผลโหมดโปร่งใสการสุ่ม Nyquist Shannon ทฤษฎีบทได้จะพิจารณา ในคดีนี้ เนื่องจากแบนด์วิดธ์โหมดโปร่งใส 50 MHz , อัตราการสุ่มตัวอย่างอย่างน้อย 100 msps เป็นสิ่งจำเป็น ซึ่งมีมากกว่าหนึ่งระบบสามารถส่งมอบ เพื่อเพิ่มปริมาณข้อมูลที่เราใช้สอง adcs ขนาน การโอเวอร์คล็อก 180 องศาจากระยะ . ตั้งแต่ ad9212 ชิปมีเฟืองนาฬิกาใส่ ,180 องศาเปลี่ยนเฟสเป็นตระหนักโดยเพียงแค่พลิกสายบวกและลบบนแผ่นวงจรพิมพ์ ( PCB ) รูปที่ 4 แสดงให้เห็นถึงวิธีการแก้ปัญหา ออกแบบ PCB ด้วยลดเวลาบิดเบือนระหว่างสอง adcs และสร้างความมั่นใจ adcs จะปกคลุมด้วยระยะ 180 องศา ใน FPGA สองกระแสข้อมูลจาก ADC เป็น deserialized อัดและ ,ผลผลิต 120 msps ถ้า adcs จะวิ่งที่ 60 msps แต่ละ